JPH04175846A

JPH04175846A - プログラマブルリードオンリメモリ

Info

Publication number: JPH04175846A
Application number: JP2302197A
Authority: JP
Inventors: Fumiko Obe; 大部　文子
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1990-11-07
Filing date: 1990-11-07
Publication date: 1992-06-23

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は電気的に書き込み可能な読み出し専用メモリ　
（以下ＦＲＯＭと称す）に関し、データの書き込みを禁
止することを可能としたＦＲＯＭに関する。

〔従来の技術〕

ＦＲＯＭは、マイクロプロセッサのプログラムメモリあ
るいはデータメモリを中心として広く発展してきた。Ｆ
ＲＯＭは２種類の動作モードを有し、メモリに対してデ
ータの書き込みを行うプログラムモードとメモリからデ
ータの読み出しを行うリードモードがある。なお、本発
明はプログラムモードに関するので、以下プロダラムモ
ードについて説明する。

第２図は、従来のＦＲＯＭのプログラムモードに関する
ブロック図である。第３図は各信号のタイミング図であ
る。第２図において、２１はＦＲＯＭのメモリセルアレ
イ、２２はアドレス信号をデコードして指定されたメモ
リセルを選択するデコーダ、２３はＣＥ、σ夏の両信号
の論理からメモリセルアレイ２１の書き込み／読み圧し
を制御する制御回路、２４は制御回路２３の出力に従っ
てデコータ２２で選択されたメモリセルアレイ２１中の
メモリセルと外部データバス間のデータ転送を行うバッ
ファである。

ブロクラムモーＦ中の操作は、メモリセルにデータを書
き込む操作（以−トプログラムと称す）と書き込みか正
し、く行われたことを確認するためにメモリセルの内容
を読み出す操作（以下ベリファイと称す）の２操作から
なる。それらの操作の切り替えは、ＣＥ、ｏｎ−の論理
により行われる。

メモリセルの初期状態は全てのヒツトのデータが１″ま
たは“Ｏ”の状態であり、プログラム操作は必要なビッ
トの反転として実行される。プログラムおよびベリファ
イを行うためには、第３図に示すようなアドレス信号、
データ信号、ＣＥ。

■の各制御信号を入力する。デコーダ２２は入力される
アドレス信号をデコードし、メモリセルアレイ２１中の
指定されたメモリセルを選択する。

制御回路２３は−σ丁−と買主”の論理によりメモリセ
ルアレイ２１のプログラム／ベリファイ制御およびバッ
ファ２４の入出力制御を行う。すなわち、まずＣＥ＝Ｏ
，０Ｆ＝１にして外部データバス」−のデータに応じて
アドレス信号で指定されるメモリセルのビットを反転（
プログラム）する。次にｃｍ＝１．ｏｐ”二〇にしてア
ドレス信号で指定されるメモリセルの内容を外部データ
バス上に読み出しぐベリファイ）正しく書き込めたこと
を確認する。正しく書き込めない場合、」−述の操作を
繰り返す。このようにしてメモリセルにデータを書き込
むことができる。

〔発明が解決しようとする課題〕

以」−二述べたように、Ｆ　ＲＯＭの書き込みは書き込
みがなされていないビットに対するビット反転により行
う。そのため反転を行っていないビットに対しては再プ
ログラムが可能であり、誤ってデータの書き込みを行う
と、以前に書き込んだデータを破壊する危険性がある。

特に、ＰＲＯＭ中のデータを消去できないワンタイムＦ
ＲＯＭの場合には、もとのデータを復元できないという
欠点がある。

Ｃ課題を解決するための手段〕本発明のＦＲＯＭは、電気的に書き込み可能な第１の読
み出し専用メモリと、前記第１の読み出し専用メモリを
制御する制御手段と、前記第１の読み出し専用メモリに
対する書き込みプロテクト情報を格納する電気的に書き
込み可能な第２の読み出１〜専用メモリと、前記第２の
読み出し専用メモリから読み出した書き込みプロテクト
情報により前記制御手段が圧力する書き込み信号をマス
クする書き込み信号制御回路とを有し、アドレス単位で
ＦＲＯＭの書き込みを不可能とする。

〔実施例口以下、図面を用いて本発明を詳述する。

第１図は本発明の第１実施例を示すブロック図である。

第１図において、１１はデータを格納するためのＦＲＯ
Ｍのメモリセルアレイ、１２はメモリセルアレイ１１に
対する書き込みプロテクト情報を格納し、各アドレスに
対応するデータビット長が１ビツトであるＦＲＯＭのメ
モリセルアレイ、１３はアドレス信号をデコードしてメ
モリセルアレイ１１およびメモリセルアレイ１２中の指
定されたメモリセルを選択するデコーダ、１４はＣＥ、
ＯＥの両信号およびメモリセルアレイ１１とメモリセル
アレイ１２のいずれか一方を選択する信号ＰＲＴの論理
からＦＲＯＭの各フロックに対する制御信号を作る制御
回路、１５はメモリセルアレイ１１またはバッファ１６
のどちらが一方と外部データバス間のデータ転送を行う
ためのバッファ、１６はメモリセルアレイ１２とバッフ
ァ１６間のデータ転送と制御回路］４へのデータの出力
が可能なバッファでアル。

以下、メモリセルの初期状態を“１”、書き込みプロテ
クト状態を“０”として説明する。デコーダ１３は、メ
モリセルアレイ１１とメモリセルアレイ１２に対して同
じセルセレクト信号を出力する。ゆえに、ひとつのアド
レス入力に対して、メモリセルアレイ１１とメモリセル
アレイ１２の対応するメモリセルが選択される。このと
き対応するメモリセルにおいてメモリセルアレイイエ１
側がデータ、メモリセルアレイ１２側が選択されている
メモリセルに対する書き込みプロテクト情報となる。

第４図は制御回路］４の構成の一例である。制御回路１
４は、ＰＲＴ入力が°゛０″のときメモリセルアレイ］
１に対［５てアクセスし、ＰＲＴ入力が１″のときメモ
リセルアレイ１２に対し、てアクセスするように制御信
号を作る。また、メモリセルアレイ１２の１ビツトの書
き込みプロテクト情報に応じてメモリセルアレイ１１に
入力する書き込み信号をマスクする回路である。第４図
に示すように、制御回路１４は制御回路４１，４２、否
定回路４３，４．４，４５、論理回路４６、論理和回路
４７，４８．４９から構成される。制御回路４１または
４２はそれぞれで１−′、ＣＴ′またはで士−″、σ箕
−″を入力し、メモリセルアレイ１２または１１の書き
込み、／読み出しを制御する制御回路である。制御回路
４１および制御回路４２に入力されるてＥ’　、ＯＢだ
およびｎ゛″、７５１−“は、Ｐ’ＲＯＭに入力される
制御信号ＣＥ、ＯＥ。

およびＰＲＴ信号から作られる。

第５図は、制御回路１４へのてＥ、ＯＥ、ＰＲＴ入力と
内部で作られるｎ′　、−σＹ′および℃主″。

Ｃ丁″信号の流れを示すタイミング図である。第５図に
示スように、メモリセルアレイ１１に対してアクセスす
る場合には、Ｉ）　ＲＴに“ＯＮを入力する。以１”　
Ｐ　ＲＴが“０”の場合の動作を説明する。ＰＲＴが“
０°“の場合は、バッファ１５はメモリセルアレイ１１
と外部データバス間のデータ転送ヲ、バッファ１６はメ
モリセルアレイ】２と制御回路１４間のデータ転送を行
う。また、常にで主−′＝１．σＥ’−〇となり、制御
回路４１はメモリセルアレイ１２に対し読み出し信号を
出力し、メモリセルアレイ１２はバッファ１６を介して
制御回路１４に書き込みプロテクト情報を出力する。制
御回路１４は入力されたプロテクト情報とＣＥ−の論理
和をとることでＣＥ″をマスクし、データの書き込みを
行うかまたは書き込みの動作のプロテクトを行う。

メモリセルアレイ１２に対してアクセスする場合には、
ＰＲＴに１″を入力する。以下ＰＲＴが“１″の場合の
動作を説明する。ＰＲＴが］″の場合は、バッファ１５
はバッファ１６と外部データバス間のデータ転送を、バ
ッファ１６はメモリセルアレイ１２とバッファ１５間の
データ転送を行う。また、常にＣＥ″−１，心１−″−
１となりメモリセルアレイ１１はアクセスされず、て丁
′にはでＥが、心丁′には■がそのまま入力され、メモ
リセルアレイ１２は外部データバスからメモリセルアレ
イ１１と同じようにプログラム／ベリファイが行える。

第６図は本発明の第２実施例に関するブロック図である
。第６図において、６１はデータを格納するためのＦＲ
ＯＭのメモリセルアレイ、６２はメモリセルアレイ６１
に対する書き込みプロテクト情報を格納し、各アドレス
に対応するデータビット長がｎピッ）　（ｎは２以上の
整数）であるＦＲＯＭのメモリセルアレイ、６３はアド
レス信号をデコードしてメモリセルアレイ６１およびメ
モリセルアレイ６２中の指定されたメモリセルを選択す
るデコーダ、６４はアドレス信号の下位ｎビットとＣＥ
、■の両信号およびメモリセルアレイ６１とメモリセル
アレイ６２のいずれか一方を選択する信号ＰＲＴの論理
からＰＲＯｈｉの各ブロックに対する制御信号を作る制
御回路、１５はメモリセルアレイ６１またはバッファ６
６のどちらか一方と外部データバス間のデータ転送を行
うためのバッファ、６６はメモリセルアレイ６２とバッ
ファ６６間のデータ転送と制御回路６４”−のデータの
出力が可能なバッファである。なお、デコーダ６３はメ
モリセルアレイ６２に対するセレクト信号を下位ｎビッ
トを除いたアドレスから作成する。

第７図は制御回路６４の構成例である。制御回路６４は
第１の実施例で述べた第４図に選択回路７３を加えた回
路である。選択回路７３は、アドレス信号の下位ｎビッ
トでバッファ６６から入力されるｎビットのうちの１ビ
ツトを選択する。論理和回路７９はその選択したビット
とＣＥの論理和をとってＣＥをマスクすることにより、
データの書き込み信号をマスクする。

以下ＰＲＴが“０”の場合の動作を説明する。

ＰＲＴが“Ｏ′の場合は、バッファ６５はメモリセルア
レイ６１と外部データバス間のデータ転送を、バッファ
６６はメモリセルアレイ６２の制御回路６４間のデータ
転送を行う。また、常にて１「−・１．σＥ’＝０とな
り、制御回路７］はメモリセルアレイ６２に対し読み出
し、信号を出力し、メモリセルアレイ６２はバッファ６
６を介して制御回路６４にｎヒツトの書き込みプロテク
ト情報を出力する。制御回路６４は選択回路７３に入力
されるｎビットのアドレス情報によりｎビットのプロテ
クト情報のうち１ビツトを選択Ｌ７た結果ＣＥ′の論理
和をとることでＣＥ゛をマスクし、データの書き込みを
行うかまたは書き込み動作のプロテクトを行う。

次に、ＰＲＴが“１″の場合の動作を説明する。

ＰＲＴが“１″の場合は、バッファ６５はバッファ６６
と外部データバス間のデータ転送を、バッファ１６はメ
モリセルアレイ６２とバッファ６５間のデータ転送を行
う。また、常に−Ｅ″“−１、σＲ″＝１となりメモリ
セルアレイ６Ｉはアクセスされず、て匝′にはで１号が
Ｇ１シ”′にはσ■がそのまま入力され、メモリセルア
レイ６２は外部データバスからメモリセルアレイ６１と
同じようにプログラム／ベリファイが打身る。

第８図は本発明の第３実施例に関するフ０２　、ツタ図
である。第８図において、８１はデータを格納するため
ＦＲＯＭのメ（リセットアレイ、８２はメモリセルアレ
イ８１に対する書き込みプロテクト情報を格納し、各ア
ドレスに対応ゴるデータビット長が１ビツトであるＦＲ
ＯＭのメモリセルアレイ、８３はアドレス信号をデコー
ドしてメモリセルアレイ８１およびメモリセルアレイ８
２中の指定されたメモリセルを選択しセルセレクト信号
を出力するメモリセル選択回路、８４はＣＥ、ＯＥ−の
両信号およびメモリセルアレイ８１とメモリセルアレイ
８２のいずれか一方を選択する信号ＰＲＴの論理からＦ
ＲＯＭの各ブロックに対する制御信号を作ると同時にメ
モリセル選択回路８３が出力するメモリセルアレイ８１
のセルセレクト信号をマスクするための信号を作る制御
ＵＤｌ路、８５はメモリセルアレイ８１またはバッファ
８６のどちらか一方と外部データバス間のデータ転送を
行うためのバッファ、８６はメモリセルアレイ８２とバ
ッファ８６間のデータ転送と制御回路８４へのデータの
出力が６丁能なバッファ、８７は論理和回路である。

以下、メモリセルの初期状態を“１”、書き込みプロテ
クト状態を“０″として説明する。メモリセル選択回路
８３は、メモリセルアレイ８１とメモリセルアレイ８２
に対して同じセルセレクト信号を出力する。ゆえに、ひ
とつのアドレス入力に対して、メモリセルアレイ８１と
メモリセルアレイ８２の対応するメモリセルが選択され
る。このとき対応するメモリセルにおいてメモリセルア
レイ８１側がデータ、メモリセルアレイ８２側が選択さ
れているメモリセルに対する書キ込ミプロテクト情報と
なる。

第９図は制御回路８４の構成の一例である。制御回路８
４は、ＰＲＴ入力が“０′のときメモリセルアレイ８１
に対してアクセスし、ＰＲＴ入力が“１″のときメモリ
セルアレイ８２に対してアクセスするように制御信号を
作る。また、メモリセルアレイ８２の１ビツトの書き込
みプロテクト情報に応じメモリセル選択回路８３が出力
するセルセレクト信号をマスクするだめの信号を出力す
る回路である。第９図に示すように、制御回路８４は制
御回路９１，９２、否定回路９３，９４，９５、論理積
回路９６、論理和回路９７，９８，９９、否定論理和回
路９１０から構成される。制御回路９１または９２はそ
れぞれで１”′、σｌ′またはＣＥ゛、゛σ七−″を入
力し、メモリセルアレイ８２または８１の書き込み／読
み出しを制御する制御回路である。制御回路９１および
制御回路９２に入力されるでπ′、■′およびＣＥ゛・
、■・は、ＦＲＯＭに入力される制御信号■、σ■。

およびＰＲＴ信号から作られる。第１０図は、制御回路
８４へのＣＥ、ＯＥ、ＰＲＴ入力と内部で作られるＣＥ
’およびＣＥ’　、σ１”″信号の流れを示すタイミン
グ図である。第１０図に示すように、メモリセルアレイ
８１に対してアクセスする場合には、ＰＲＴに“０“を
入力する。以下ＰＲＴが“０″の場合の動作を説明する
。ＰＲＴが“Ｏ”の場合は、バッファ８５はメモリセル
アレイ８１と外部データバス間のデータ転送を、バッフ
ァ８６はメモリセルアレイ８２と制御回路８４間のデー
タ転送を行う。また、つねにＣＥ’　−１、ＯＥ’　＝
０となり、制御回路９１はメモリセルアレイ８２に対し
読み出し信号を出力し、メモリセルアレイ８２はバッフ
ァ８６を介して書き込みプロテクト情報を圧力する。否
定論理和回路４１０はバッファ８６から出力された書き
込みプロテクト情報とＣＥ″の否定論理和をとり、メモ
リセルアレイ８１に入力するセルセレクト信号をマスク
するための信号を圧力する。その結果、メモリセルアレ
イ８１にはセルセレクト信号と書き込みプロテクト情報
に応じたマスク信号を論理和回路１７に入力して得られ
た信号をセルセレクト信号として入力し、メモリセルへ
の書き込み制御する。

メモリセルアレイ８２に対してアクセスする場合には、
ＰＲＴに１″を入力する。以下ＰＲＴが“１”の場合の
動作を説明する。ＰＲＴが“１″の場合は、バッファ８
５はバッファ８６と外部データバス間のデータ転送を、
バッファ８６はメモリセルアレイ８２とバッファ８５間
のデータ転送を行う。また、常にＣＥ−−１，σｙ″−
１となりメモリセルアレイ８１はアクセスされず、て■
′にはτ丁−が、σゼ′にはＯＥが七のまま入力され、
メモリセルアレイ８２は外部データバスからメモリセル
アレイ８］と同じようにプログラム／ベリファイが行え
る。また、このときＣＥ−″は常に“１″なので、メモ
リセルアレイ８１のセルセレクト信号をマスクする信号
は、出力されず、メモリセルアレイ８１には、影響を与
えない。

第１１図は本発明の第４実施例に関するブロック図であ
る。第１１図において、１６１はデータを格納するため
のＦＲＯＭのメモリセルアレイ、１６２はメモリセルア
レイ１６１に対する書き込みプロテクト情報を格納し、
各アドレスに対応するデータビット長がｎピッ）　（ｎ
は２以上の整数）であるＦＲＯＭのメモリセルアレイ、
１６３はアドレス信号をデコードしてメモリセルアレイ
１６１およびメモリセルアレイ１６２中の指定されたメ
モリセルを選択するセルセレクト信号を出力するメモリ
セル選択回路、１６４はアドレス信号の下位ｎビットと
ＣＥ、ｏｎの両信号およびメモリセルアレイ１６１とモ
メリセルアレイ１６２のいずれか一方を選択する信号Ｐ
ＲＴの論理からＦＲＯＭの各ブ四ツクに対する制御信号
を作ると同時にメモリセル選択回路１６３が出力するメ
モリセルアレイ１６１のセルセレクト信号をマスクする
信号を作る制御回路、１６５はメモリセルアレイ１６１
またはバッファ１６６のどちらが一方と外部データバス
間のデータ転送を行うためのバッファ、１６６はメモリ
セルアレイ１６２とバッファ１６６間のデータ転送と制
御回路１６４へのデータの出力が可能なバッファ、１６
７は論理和回路である。なお、メモリセル選択回路１６
３はメモリセルアレイ１６２に対するセルセレクト信号
を下位ｎビットを除いたアドレスがら作成する。

第１２図は制御回路１６４の構成例である。制御回路１
６４は第１の実施例で述べた第４図に選択回路１７３を
加えた回路である。選択回路１７３は、アトレア、信号
の下位１１ビツトでバッファ１６６から入力されるｎビ
ットのうちの１ビツトを選択する。否定論理和回路１７
１１はその選択し、たビットとＣＥ″の否定論理和をと
ってメモリセルアレイ１６１に入力するセルセレクト信
号を７７、りする信号を出力する。

以下ＰＲＴが“０”の場合の動作を説明する。

ＰＲＴが“Ｏ″の場合は、バッファ１６５はモメリセル
アレイ１６１と外部データバス間のデータ転送を、バッ
ファ１６６はメモリセルアレイ１６２と制御回路１６４
間のデータ転送を行う。また、常にＣＥ”＝１．醪′＝
０となり、制御回路１７１はメモリセルアレイ１６２に
対し読み出し信号を出力し、メモリセルアレイ１６２は
バッファ１６６を介して制御回路１６４にｎビットの書
き込みプロテクト情報を出力する。制御回路１６４は選
択回路１７３に人力されるｎピットのアドレス情報によ
りｎピッ）のブＬ１デクト情報のうち１ビットを選択し
た結果とＵＰの否定論理和をとることでメモリセルアレ
イ１６１に入力するセルセし・・クト信号をマスク″ス
る信号を出力１．５、ぞの結果、メモリセルアレイ１６
］、−のデータの書き込みをｔ」うかまたは書ぎ迎ろ、
動作のプロテクトをろう。

次に、Ｐ　’Ｒ，’Ｉ’が“１゛の場合の動作を説明す
る。

ＰＲＴが１′の場合は、バッファ】６５はバッファ１６
６と外部データバス間のデータ転送を、バッフｙ１６５
はメモリセルアレイ１６２とバッファ１６５間のデータ
転送を行う。また、常にＣＥ”＝１．ＯＥ″＝１となり
メ（リセルアレイ１６１はアクセスされず、百丁−′に
はｖ七が、ＯＥ−’にはＯＥがそのまま入力され、メモ
リセルアレイ１、６２　ハ外部データバスからメモリセ
ルアレイ１６１と同じようにプログラム／ベリファイが
行える。

〔発明の効果〕

以上説明し、たように、本発明のＦＲＯＭは、ＰＲＯＭ
書き込み時にメモリセルへのセルセレクト信号をマスク
するためのプロテクト情報を格納するＦ　ＲＯＭを設け
るこＪにより、アトｌ／ス単位Ｃセルセレクト信号をマ
スクし、］〜ＩＲ（ｌｉの書キ込みを禁止することを可
能Ｊする。

【図面の簡単な説明】

第１図は本発明の第１の実施例の構成を示すブロック図
、第２図は従来のＦＲＯＭの構成を示１ブＵツク図、第
３図は従来のＦＲＯＭに入力するアドレス信号、データ
信号、制御信号のタイミンク図、第４図は第１図おける
制御回路１４のブロック図、第５図は本発明のＦＲＯＭ
に入力するアドレス信号、データ信号、制御信号のタイ
ミング図および第４図に示す制御回路中のデータおよび
制御信号の変化の様子を示す図、第６図は本発明の第２
の実施例の構成を示すブロック図、第７図は第６図にお
ける制御回路２４のブロック図、第８図は本発明の第３
の実施例の構成を示すブロック図、第９図は第８図にお
ける制御回路８４のブロック図、第１０図はアドレス信
号、データ信号、制御信号のタイミング図および第９図
に示す制御回路中のデータおよび制御信号の変化の様子
示す図、第１１図は本発明の第４の実施例の構成を示す
ブロック図、第１２図は第１１図における制御回路１１
４のブロック図である。代理人　弁理士　　内　原　　　晋第　７　図第２　図、・、μ　丁×＝−二■−Ｉ−−−−■ニー丁二Ｉ−−
−−−−ニニ−Ｘ””””’研ｙへ７２、オー−）うへ
−榊Ｅ呟−〕す′舟値を邊−−ｒ、ｒ”−一−■ｆ−−
−−−−−−一−−−−””””””””ｃ、、、、、
、、、、、、、、、、、、、ｆ”　”””’−−−−−
−−−−−ｂｔ’　　　”””−＼−−ｆ−−−−−−
■、、、−，，、、、、、、Ｉ′””””””””””
”’−”””−）Ｖｌ　　−、−、、、、、、、、、、
、、−、、、、、、、、、、、、−−−−−、、、、、
、、、、、、、、、、、、、、ｌ−”””””””””
”””””””””　　’”””””””””””””
”’””””’−と１・　　−ｍ−−−−−−−−−−
−−−−−−−−−−＼−Ｊ””””””””””””
”””””””””””””’−−−−−α・・　　−
−、、、、、、、、、、、、、、、、、、、、、、、、
、、、、、、ｒ−□−−−−−Ｖ、、、、、　、、、、
、、、、、、、、、、、、、、、””−’′−−−ハ、
７ノア、ｂテ、タ　１ケ９−ブ４ｑ■に−［−璽Σ）Ｅ
久Σ〜食７邊　　　−ｃ’ｉ二・−”’−−−■ニー］
７”’−”−’−”−”””””’−’”””””””
”””””””””’−”−”’−−−−−−””””
”””’−”””’−’−”””””−”−”””−’
Ｆｙｉ百−−””””’−−−−−Ｘ、−、、ｗ’””
”””””’−””’−””’−””””””””””
””−メｔ１）ｔルアＬＪ７１−、−−千−レイΣ−べ
α１ｒにスレー　−−””　　　　　　　　　　　””
”””’−ブータ坪ｊ７図第８図ァ［・シス＝＝〉ぐ＝＝７＝二］二　　　　　　二二璽
：ニニ■二二二＝〉ぐｆＲ’Ｔ　　　−−−−７−−−
−−−−ノｌ−−−−−−’−−一＝−−−第　１０　
　図第１Ｉ図第１２図

Claims

【特許請求の範囲】

　電気的に書き込み可能な第１の読み出し専用メモリと
、前記第１の読み出し専用メモリを制御する制御手段と
、前記第１の読み出し専用メモリに対する書き込みプロ
テクト情報を格納する電気的に書き込み可能な第２の読
み出し専用メモリと、前記第２の読み出し専用メモリか
ら読み出した書き込みプロテクト情報により前記制御手
段が出力する書き込み信号をマスクする書き込み信号制
御回路とを有することを特徴とするプログラマブルリー
ドオンメモリ。