JPH0448497A - Ｐｒｏｍ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は電気的に書き込み可能な読み出し専用メモリ　
（以下ＦＲＯＭと称す）に関し、データの書き込み禁止
することを可能としたＦＲＯＭに関する。

〔従来の技術〕

ＰＲＯＭｔ！、マイクロプロセッサのプログラムメモリ
あるいはデータメモリを中心として広く発展してきた。

ＦＲＯＭは２種類の動作モードを有し、メモリに対して
データの書き込みを行うプログラムモードとメモリから
データの読み出しを行うリードモードがある。なお、本
発明はプログラムモードに関するので、以下プログラム
モードについて説明する。

第２図は、従来のＦＲＯＭのプログラムモードに関する
ブロック図である。第３図は、各信号のタイミング図で
ある。第２図において、２１はＰＲＯＭのメモリセルア
レイ、２２はアドレス信号をデコードして指定されたメ
モリセルを選択するセルセレクト信号を出力するデコー
ダ、２３は■。

σ丁の両信号の論理からメモリセルアレイ２１の書き込
へ／読み出しを制御する制御回路、２４は制御回路２３
の出力に従ってデコーダ２２で選択されたメモリセルア
レイ２１中のメモリセルと外部データバス間のデータ転
送を行うバッファである。

フログラムモード中の操作は、メモリセルにデータを書
き込む操作（以下プログラムと称す）と書き込みが正し
く行われたことを確認するためにメモリセルの内容を読
み比す操作（以下ペリファイトと称す）の２操作からな
る。それらの操作の切り替えは、テ百、σ百の論理によ
り行われる。メモリセルの初期状態は全てのヒツトのデ
ータが”１′または“０”の状態であり、プログラム操
作は必要なビットの反転として実行される。

プロクラムおよびベリファイを行うためには、第３図に
示すようなアドレス信号、データ信号、σＥ。

σ丁の各制御信号を入力する。デコーダ２２は入力され
るアドレス信号をデコードし、メモリセルアレイ２１中
の指定されたメモリセルを選択する。

制御回路２３はＣＥとＣＩ−の論理によりメモリセルア
レイ２１のプログラム／ベリファイ制御およびバッファ
２４の入出力制御を行う。すなわち、ます■二〇、σ丁
＝１にして外部データバス上のデータに応じてアドレス
信号で指定されるメモリセルのビットを反転（プログラ
ム）する。次にＧＥ＝１．び百＝Ｏにしてアドレス信号
を指定されるメモリセルの内容を外部データバス上に読
み出しくベリファイ）正しく書き込めたことを確認する
。正しく書き込めない場合、上述の操作を繰り返す。こ
のようにしてメモリセルにデータを書き込むことができ
る。

〔発明が解決しようとする課題〕

以上述べたように、ＦＲＯＭの書き込みは書き込みがな
されていないビットに対するビット反転により行う。そ
のため反転を行っていないビットに対しては再プロダラ
ムが可能であり、誤ってデータの書き込みを行うと、以
前に書き込んだデータを破壊する危険性がある。特に、
ＰＲＯＭ中のデータを消去できないワンタイムＦＲＯＭ
の場合には、もとのデータを復元できなうという欠点が
ある。

〔発明の従来技術に対する相違点〕

上述した従来のＦＲＯＭに対して、本発明のＦＲＯＭは
、書き込みプロテクト情報を格納するメモリセルの出力
に応じてＦＲＯＭ書き込み時にデータ信号をマスクする
。

〔課題を解決するための手段〕

本発明のＦＲＯＭは、電気的に書き込み可能な第１の読
み出し専用メモリセルアレイと、前記読み出し専用メモ
リセルアレイにデータを書き込むバッファと、前記第１
の読み出し専用メモリセルアレイに対する書き込みプロ
テクト情報を格納する電気的に書き込み可能に第２の読
み出し専用メモリセルアレイと、前記第１および第２の
読み圧し専用メモリセルアレイを制御すると同時に前記
第２の読み出しメモリから読み出した書き込みプロテク
ト情報に応じて前記バッファも一出力するデータ信号を
マスクする信号を出力する制御回路とを有し、アドレス
単位でＦＲＯＭの書き込みを不可能とする。

〔実施例１〕 本発明の第１の実施例を図を用いて説明する。

第１図は本発明のＦＲＯＭのプログラムモートに関する
ブロック図である。第１図において、１１はデータを格
納するためのＦＲＯＭのメモリセルアレイ、１２はメモ
リセルアレイ１１に対する書き込みプロテクト情報を格
納し、各アドレスに対応するデータビット長が１ビツト
であるＦＲＯＭのメモリセルアレイ、１３はアドレス信
号をデコードしてメモリセルアレイ１１およびメモリセ
ルアレイ１２中の指定されたメモリセルを選択するセル
セレクト信号を出力するデコーダ、１４はＣＥ、ＯＢの
両信号およびメモリセルアレイ１１とメモリセルアレイ
１２のいずれか一方を選択する信号ＰＲＴの論理からＦ
ＲＯＭの各ブロックに対する制御信号を作ると同時にメ
モリセルアレイ１１に書き込まれるデータ信号をマスク
するための信号を作る制御回路、１５はメモリセルアレ
イ１１またはバッファ１６のどちらか一方と外部データ
バス間のデータ転送を行うためのバッファ、１６はメモ
リセル７レイ１２とバッファ１５間のデータ転送と制御
回路１４へのデータの出力が可能なバッファ、１７は論
理和回路である。

以下、メモリセルの初期状態を“１”、書き込みプロテ
クト状態を“０”として説明する。デコーダ１３は、メ
モリセルアレイ１１とメモリセルアレイ１２に対して同
じセルセレクト信号を出力する。ゆえに、ひとつのアド
レス入力に対して、メモリセルアレイ１１とメモリセル
アレイ１２の対応するメモリセルが選択される。このと
き対応するメモリセルにおいてメモリセルアレイｌｌ側
がデータ、メモリセルアレイ１２側が選択されているメ
モリセルに対する書き込みプロテクト情報となる。

第４図は、制御回路１４の構成の一例である。

制御回路１４は、ＰＲＴ入力が０”のときメモリセルア
レイ１１に対してアクセスし、ＰＲＴ入力が“１”のと
きメモリセルアレイ１２に対してアクセスするような制
御信号を作る。また、メモリセルアレイ１２の１ビツト
の書き込みプロテクト情報に応じてバッファ１５が出力
するデータ信号をマスクするための信号を出力する回路
である。

第４図に示すように、制御回路１４は制御回路４１．４
２、否定回路４３，４４，４５、論理回路４６、論理和
回路４７．４８，４９、否定論理和回路４１０から構成
される。制御回路４１または４２はそれぞれで百′、百
百′、またはでＴ″“σ丁”′を入力し、メモリセルア
レイ１２または１１の書き込み／読み出しを制御する回
路である。

制御回路４１および制御回路４２に入力されるＣＥ’　
、ＯＥ’　およびＧＥ’　、ＯＥ’　＋！、ＦＲＯＭに
入力される制御信号゛σＥ、ＯＥ、およびＰＲＴ信号か
ら作られる。第５図は、制御回路１４へのでＥ、ＯＥ、
ＰＲＴ入力と内部で作られるσＥ’　、ＯＥ’およびＣ
Ｅ″、■″信号流れを示すタイミング図である。第５図
に示すように、メモリセルアレイ１１に対してアクセス
する場合には、ＰＲＴに０″を入力する。以下ＰＲＴが
“０″の場合の動作を説明する。ＰＲＴが“０”の場合
は、バッファ１５はメモリアレイ１１と外部データバス
間のデータ転送を、バッファ１６はメモリセルアレイ１
２と制御回路１４間のデータ転送を行う。また、常にで
Ｅ’＝１．σ丁′＝０となり、制御回路４１はメモリセ
ルアレイ１２に対し読み出し信号を出力し、メモリセル
アレイ１２はバッファ１６を介して制御回路１４に書き
込みプロテクト情報を出力する。否定論理和回路４１０
はバッファ１６から出力された書き込みプロテクト情報
とて百の否定論理和をとり、メモリセルアレイ１１に入
力するデータ信号をマスクするための信号を出力する。

その結果、メモリセルアレイ１１はデータ信号と書き込
みプロテクト情報に応じたマスク信号を論理和回路１７
に入力して得られた信号をデータ信号として入力し、メ
モリセルへの書き込みをプロテクトする。

メモリセルアレイ１２に対してアクセスする場合には、
ＰＲＴに“１”を入力する。以下ＰＲＴが“１”の場合
の動作を説明する。ＰＲＴが“１”の場合は、バッファ
１５はバッファ１６と外部データバス間のデータ転送を
、バッファ１６はメモリセルアレイ１２とバッファ１５
間のデータ転送を行う。また、常に°σ■“＝１．σ丁
″＝１となりメモリセルアレイ１１はアクセスされず、
でπ′にはｒπ、ＯＥが、ＯＥ’にはσ■がそのまま入
力され、メモリセルアレイ１２は外部データバスからメ
モリセルアレイ１１と同じようにプログラム／ベリファ
イが行える。また、このきで］ドは常に“ｌ”なので、
バッファ１５の出力するデータ信号をマスクする信号を
出力されず、メモリセルアレイ１１に影響を与えない。

〔実施例２〕 本発明の第２の実施例を図を用いて説明する。

第６図は本発明のＦＲＯＭのプログラムモードに関する
ブロック図である。第６図において、６１はデータを格
納するためのＦＲＯＭのメモリセルアレイ、６２はメモ
リセルアレイ６１に対する書き込みプロテクト情報を格
納し、各アドレスに対応するデータビット長がｎピッ）
　（ｎは２以上の整数）であるＦＲＯＭのメモリセルア
レイ、６３はアドレス信号をデコードしてメモリセルア
レイ６１およびメモリセルアレイ６２中の指定されたメ
モリセルを選択するセルセレクト信号を出力するデコー
ダ、６４はアドレス信号の下位ｎビットとでＥ、ＯＥの
両信号およびメモリセルアレイ６１とメモリセルアレイ
６２のいずれか一方を選択する信号ＰＲＴの論理からＦ
ＲＯＭの各ブロックに対する制御信号を作ると同時にメ
モリセルアレイ１１に書き込まれるデータ信号をマスク
するための信号を作る制御回路、６５はメモリセルアレ
イ６１またはバッファ６６のどちらか一方と外部データ
バス間のデータ転送を行うためのバッファ、６６はメモ
リセルアレイ６２とバッファ６５間のデータ転送と制御
回路６４へのデータの出力が可能なバッファ、６７は論
理和回路である。

なお、デコーダ６３はメモリセルアレイ６２に対するセ
ルセレクト信号を下位ｎビットを除いたアドレスから作
成する。

第７図は、制御回路６４の構成例である。制御回路６４
は第１の実施例で述べた第４図に選択回路７３を加えた
回路である。選択回路７３は、アドレス信号の下位ｎビ
ットでバッファ６６から入力されるｎビ、トのデータの
うちの１ビツトを選択する。否定論理和回路７１１はそ
の選択したビットとＣＥ″の否定論理和をとってバッフ
ァ６５に入力するデータ信号をマスクする信号を出力す
る。

以下ＰＲＴが“０”の場合の動作を説明する。

Ｐ　ＲＴ　ｈ′−０″の場合は、バッファ６５はメモリ
セルアレイ６１と外部データバス間のデータ転送を、バ
ッファ６６はメモリセルアレイ６２と制御回路６４間の
データ転送を行う。また、常にてＥ’＝１．’σＥ’＝
Ｏとなり、制御回路７１はメモリセルアレイ６２に対し
読み出し信号を出力し、メモリセルアレイ６２はバッフ
ァ６６を介して制御回路６４にｎビットの書き込みプロ
テクト情報を出力する。制御回路６４は選択回路７３に
入力されるｎビットのアドレス情報によりｎビットのプ
ロテクト情報のうち１ビツトを選択した結果とＣＥ″の
否定論理和をとることでメモリセルアレイ６１に入力す
るデータ信号をマスクする信号を出力し、その結果、メ
モリセル７レイ６１へのデータの書き込みを行うかまた
は書き込み動作のプロテクトを行う。

次にＰＲＴが“１″の場合の動作を説明する。

ＰＲＴが“１″の場合は、バッファ６５はバッファ６６
と外部データバス間のデータ転送を、バッファ６６はメ
モリセルアレイ６２とバッファ６５間のデータ転送を行
う。また、常にＣＥ″＝１、■″＝１となりメモリセル
アレイ６１はアクセスされず、“σＥ”には−σＩ−が
、ＯＥ’にはｎ丁がそのまま入力され、メモリセルアレ
イ６２は外部データバスからメモリセルアレイ６１と同
じようにプログラムベリファイが行える。

〔発明の効果〕

以上説明したように、本発明のＦＲＯＭはＦＲＯＭ書き
込み時にメモリセルへのデータ信号ヲマスクするための
プロテクト情報を格納するＦＲＯＭを設けることにより
、アドレス単位でデータ信号をマスクし、ＦＲＯＭの書
き込み禁止することを可能とする。

第１図は、本発明のＦＲＯＭの第１の実施例の構成を示
すブロック図である。

第２図は、従来のＦＲＯＭの構成を示すブロック図であ
る。

第３図は、従来のＦＲＯＭに入力する７ドレス信号、デ
ータ信号、制御信号のタイミング図である。

第４図は、第１図における制御回路１４のブロック図の
一例である。

第５図は、本発明のＦＲＯＭに入力するアドレス信号、
データ信号、制御信号のタイミング図および第４図に示
す制御回路中でのデータおよび制御信号の変化の様子を
示す。

第６図は、本発明のＦＲＯＭの第２の実施例の構成を示
すブロック図である。

第７図は、第６図における制御回路６４のブロック図の
一例である。

図において、１１，２１．６１・・・・・・データを格
納するためのメモリセルアレイ、１２．６２・・・・・
書き込みプロテクト情報を格納するためのメモリセルプ
レイ、１３，２２．６３・・・・・・メモリセル選択回
路、１４，２３，４１，４２，６４，７１゜７２・・・
・・・制御回路、１５，１６，２４，６５．６６・・・
・・バッファ、７３・・・・・・選択回路、４３，４４
゜４５．７４，７５．７６・・・・・・否定回路、４６
．７７・・・・・・論理積回路、１７，４７，４８，４
９，６７゜７８．７９，７１０・・・・・・論理和回路
、４１０゜７１１・・・・・・否定論理和回路である。

代理人　弁理士　　内　原　　　晋 弗 図 第 乙 閃 アドレス 痕 第 圀 図

Claims (1)

【特許請求の範囲】
1. 電気的に書き込み可能な第１の読み出し専用メモリセル
   アレイと、前記読み出し専用メモリセルアレイにデータ
   を書き込むバッファと、前記第１の読み出し専用メモリ
   セルアレイに対する書き込みプロテクト情報を格納する
   電気的書き込み可能な第２の読み出し専用メモリセルア
   レイと、前記第１および第２の読み出し専用メモリセル
   アレイを制御すると同時に前記第２の読み出しメモリか
   ら読み出した書き込みプロテクト情報に応じて前記バッ
   ファが出力するデータ信号をマスクする信号を出力する
   制御回路とを有することを特徴とするＰＲＯＭ。