JPH04144422A - 識別再生回路 - Google Patents
識別再生回路Info
- Publication number
- JPH04144422A JPH04144422A JP2268989A JP26898990A JPH04144422A JP H04144422 A JPH04144422 A JP H04144422A JP 2268989 A JP2268989 A JP 2268989A JP 26898990 A JP26898990 A JP 26898990A JP H04144422 A JPH04144422 A JP H04144422A
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- JP
- Japan
- Prior art keywords
- signal
- phase
- data
- clock
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000010355 oscillation Effects 0.000 claims abstract description 5
- 238000001514 detection method Methods 0.000 claims description 12
- 230000001172 regenerating effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 5
- 238000000605 extraction Methods 0.000 description 3
- 238000011069 regeneration method Methods 0.000 description 2
- 241001441724 Tetraodontidae Species 0.000 description 1
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- 238000012850 discrimination method Methods 0.000 description 1
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- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Dc Digital Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は１周期における「１」または「０」のビット数
が一定であるＲＺ（ＲｅｔｕｒｎＺｅｒｏ）信号の識別
再生回路に関する。
が一定であるＲＺ（ＲｅｔｕｒｎＺｅｒｏ）信号の識別
再生回路に関する。
従来の識別再生回路は第３図に示すように、入力端子１
に入力された入力データ信号は、Ｄフリップフロップ２
のデータ入力端子りとタイミング抽出回路８の入力に接
続され、位相補償回路９の出力は振幅制限回路１０の入
力に接続され、振幅制限回路１０の出力はＤフリップフ
ロップ２のクロック入力端子′Ｆと出力端子７に接続さ
れ、Ｄフリップフロップ２の出力端子Ｑは、出力端子６
に接続される。
に入力された入力データ信号は、Ｄフリップフロップ２
のデータ入力端子りとタイミング抽出回路８の入力に接
続され、位相補償回路９の出力は振幅制限回路１０の入
力に接続され、振幅制限回路１０の出力はＤフリップフ
ロップ２のクロック入力端子′Ｆと出力端子７に接続さ
れ、Ｄフリップフロップ２の出力端子Ｑは、出力端子６
に接続される。
入力端子１に入力されたデータ信号は、タイミング抽出
回路８に内蔵されるフィルタ回路により２倍の単一周波
数の小信号（以下タイミング信号と呼ぶ）に変換され、
位相補償回路９に入力される。位相補償回路９は、入力
端子１に入力されたデータ信号に対し、このタイミング
信号の位相を所定の位相差に調整し、振幅制限回路１０
へ出力する。振幅制限回路１０は位相調整されたタイミ
ング信号を増幅して波形再生し、出力端子７ヘクロック
信号として出力すると共に、Ｄフリップフロップ２のク
ロック端子Ｔに入力する。Ｄフリップフロップ２は、ク
ロック端子′１゛に入力されたクロック信号で、データ
入力端子りに入力されたデータ信号を同期再生して、出
力端子６へ出力される。
回路８に内蔵されるフィルタ回路により２倍の単一周波
数の小信号（以下タイミング信号と呼ぶ）に変換され、
位相補償回路９に入力される。位相補償回路９は、入力
端子１に入力されたデータ信号に対し、このタイミング
信号の位相を所定の位相差に調整し、振幅制限回路１０
へ出力する。振幅制限回路１０は位相調整されたタイミ
ング信号を増幅して波形再生し、出力端子７ヘクロック
信号として出力すると共に、Ｄフリップフロップ２のク
ロック端子Ｔに入力する。Ｄフリップフロップ２は、ク
ロック端子′１゛に入力されたクロック信号で、データ
入力端子りに入力されたデータ信号を同期再生して、出
力端子６へ出力される。
上述した従来の識別再生回路は、信号減衰量か大きい伝
送路の場合、受信データ信号はＳ／Ｎ比が劣化している
ため、このＳ／Ｎの悪いデータ信号を同期再生するため
に用いるタイミング信号の生成が困難で、雑音に弱いと
いう欠点があった。
送路の場合、受信データ信号はＳ／Ｎ比が劣化している
ため、このＳ／Ｎの悪いデータ信号を同期再生するため
に用いるタイミング信号の生成が困難で、雑音に弱いと
いう欠点があった。
本発明の目的は、回路構成が容易て且つ雑音に強い識別
再生回路を提供することにある。
再生回路を提供することにある。
本発明の識別再生回路は、一方に入力データ信号を他方
にクロック信号を入力し前記入力データ信号を同期再生
するＤフリップフロップと、該Ｄフリップフロップが出
力する再生データと前記入力データとの位相を比較検出
する位相検出回路と、該位相検出回路か検出した位相検
出情報から制御電圧を生成するループフィルタ回路と、
該制御電圧を受は前記クロック信号を生成する電圧制御
発振回路とから構成されている。
にクロック信号を入力し前記入力データ信号を同期再生
するＤフリップフロップと、該Ｄフリップフロップが出
力する再生データと前記入力データとの位相を比較検出
する位相検出回路と、該位相検出回路か検出した位相検
出情報から制御電圧を生成するループフィルタ回路と、
該制御電圧を受は前記クロック信号を生成する電圧制御
発振回路とから構成されている。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例を示すブロック図第２図は本
発明の一実施例の動作を示す波形図である。
発明の一実施例の動作を示す波形図である。
第１図は、入力データ信号をクロック信号により同期再
生するＤフリップフロップ２と、同期再生された出力デ
ータ信号と入力データ信号の位相を比較検出する位相検
出回路３と、検出された位相情報から直流の制御電圧を
生成するループフィルタ４と、ループフィルタ４が出力
する直流制御電圧を受はクロック信号を生成する電圧制
御発振回路５と、データ入力端子１と、データ出力端子
６と、クロック信号出力端子７から構成される。
生するＤフリップフロップ２と、同期再生された出力デ
ータ信号と入力データ信号の位相を比較検出する位相検
出回路３と、検出された位相情報から直流の制御電圧を
生成するループフィルタ４と、ループフィルタ４が出力
する直流制御電圧を受はクロック信号を生成する電圧制
御発振回路５と、データ入力端子１と、データ出力端子
６と、クロック信号出力端子７から構成される。
次に第２図に示す信号波形を参照しながら第１図の説明
をする。
をする。
Ｄフリップフロフグ２２位相検出回路３．ループフィル
タ４．電圧制御発振回路５は、Ｐ Ｌ、、 Ｌ。
タ４．電圧制御発振回路５は、Ｐ Ｌ、、 Ｌ。
（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回＆８を
構成しており、入力端子１に入力されたデータ信号ｎ〕
とＤフリップフロップ２の出力信号ｎは、位相検出回路
３で位相比較される。この位相比較信号ｐは、ループフ
ィルタ４により直流制御電圧ｑが生成される。電圧制御
発振回路５は、この直流制御電圧ｑに対応する位相を持
つクロック信号ｔを生成し、Ｄフリップフロップのクロ
ック端子Ｔに入力すると共に、クロック出力端子７へ出
力する。クロック信号を受けたＤフリップフロップ２は
、そのクロック信号ｔで入力データ信号ｍを同期再生し
、再び位相検出回路３へ入力する。
構成しており、入力端子１に入力されたデータ信号ｎ〕
とＤフリップフロップ２の出力信号ｎは、位相検出回路
３で位相比較される。この位相比較信号ｐは、ループフ
ィルタ４により直流制御電圧ｑが生成される。電圧制御
発振回路５は、この直流制御電圧ｑに対応する位相を持
つクロック信号ｔを生成し、Ｄフリップフロップのクロ
ック端子Ｔに入力すると共に、クロック出力端子７へ出
力する。クロック信号を受けたＤフリップフロップ２は
、そのクロック信号ｔで入力データ信号ｍを同期再生し
、再び位相検出回路３へ入力する。
こうして入力端子］に入力された入力データ信号ｍと、
Ｄフリップフロップ２が出力する同期再生データ信号■
１どの位相か一致すると安定状態に入り、データ出力端
子６に再生データが、またり）コック信号出力端子７に
クロック信号がそれぞれ安定に出力される。
Ｄフリップフロップ２が出力する同期再生データ信号■
１どの位相か一致すると安定状態に入り、データ出力端
子６に再生データが、またり）コック信号出力端子７に
クロック信号がそれぞれ安定に出力される。
以」二説明したように本発明の入力データ信号と出力デ
ータ信号の位相差を検出し制御電圧に変換し、クロック
信号の位相を自動的に可変して入力データを同期再生す
る識別再生方式は、小信号を扱わないなめ、雑音に強い
安定したデータ出力を得ることができる効果がある。
ータ信号の位相差を検出し制御電圧に変換し、クロック
信号の位相を自動的に可変して入力データを同期再生す
る識別再生方式は、小信号を扱わないなめ、雑音に強い
安定したデータ出力を得ることができる効果がある。
第１図は本発明の一実施例を示すブロック図。
第２図は本発明の一実施例の動作を示す波形図。
第３図は識別再生回路の従来例を示すブロック図である
。 １・・データ入力端子、２・・・タイミング抽出回路、
３・・・位相検出回路、４・・・ループフィルタ、５・
・・電圧制御発振回路、６・・・データ出力端子、７・
・・クロック出力端子、８・・・タイミング抽出回路、
９・・・位相補償回路、］０・・振幅制限回路。
。 １・・データ入力端子、２・・・タイミング抽出回路、
３・・・位相検出回路、４・・・ループフィルタ、５・
・・電圧制御発振回路、６・・・データ出力端子、７・
・・クロック出力端子、８・・・タイミング抽出回路、
９・・・位相補償回路、］０・・振幅制限回路。
Claims (1)
- 一方に入力データ信号を他方にクロック信号を入力し前
記入力データ信号を同期再生するＤフリップフロップと
、該Ｄフリップフロップが出力する再生データと前記入
力データとの位相を比較検出する位相検出回路と、該位
相検出回路が検出した位相検出情報から制御電圧を生成
するループフィルタ回路と、該制御電圧を受け前記クロ
ック信号を生成する電圧制御発振回路とを有することを
特徴とする識別再生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2268989A JPH04144422A (ja) | 1990-10-05 | 1990-10-05 | 識別再生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2268989A JPH04144422A (ja) | 1990-10-05 | 1990-10-05 | 識別再生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04144422A true JPH04144422A (ja) | 1992-05-18 |
Family
ID=17466114
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2268989A Pending JPH04144422A (ja) | 1990-10-05 | 1990-10-05 | 識別再生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04144422A (ja) |
-
1990
- 1990-10-05 JP JP2268989A patent/JPH04144422A/ja active Pending
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