JPH0414384B2 - - Google Patents
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- JPH0414384B2 JPH0414384B2 JP58243945A JP24394583A JPH0414384B2 JP H0414384 B2 JPH0414384 B2 JP H0414384B2 JP 58243945 A JP58243945 A JP 58243945A JP 24394583 A JP24394583 A JP 24394583A JP H0414384 B2 JPH0414384 B2 JP H0414384B2
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- 230000004044 response Effects 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 8
- 206010016531 fetishism Diseases 0.000 description 6
- KEZYHIPQRGTUDU-UHFFFAOYSA-N 2-[dithiocarboxy(methyl)amino]acetic acid Chemical compound SC(=S)N(C)CC(O)=O KEZYHIPQRGTUDU-UHFFFAOYSA-N 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 108700041121 sarcosine dithiocarbamate Proteins 0.000 description 3
- 239000002131 composite material Substances 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8053—Vector processors
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Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はベクトル処理装置に係り、特に主記憶
装置（以下MSと呼ぶ）と複数のベクトルレジス
タ（以下VRと呼ぶ）を含むベクトルレジスタユ
ニツト（以下VRUと呼ぶ）間のデータ転送を高
速に実行するに好適なベクトル処理装置に関す
る。
装置（以下MSと呼ぶ）と複数のベクトルレジス
タ（以下VRと呼ぶ）を含むベクトルレジスタユ
ニツト（以下VRUと呼ぶ）間のデータ転送を高
速に実行するに好適なベクトル処理装置に関す
る。
第１図は、ベクトル処理装置の一構成例を示
す。本例は、従来例及び本発明の実施例の説明に
共通して用いられる。
す。本例は、従来例及び本発明の実施例の説明に
共通して用いられる。
第１図において、MS１は８個の独立に動作可
能な記憶装置（以下ポートと呼ぶ）から成り、各
ポートは更に４個の独立に動作可能な記憶装置
（以下バンクと呼ぶ）からなる。各ポートは記憶
制御装置（以下SCと呼ぶ）２との間に８本の８
バイト巾のMS読出し／書込みパス７〜１４を持
つ。８バイトベクトルフエツチ命令が起動される
と、データ転送回路（以下DTCと呼ぶ）３はMS
１上に配置されたベクトルデータの各要素のMS
アドレスを順次計算し、２本あるフエツチパス１
５〜１６のうちの一本、例えば１５を用いてSC
４にリクエストを送出する。SC４は、受け取つ
たリクエストをそのアドレスに従つて、MS１の
対応するポート（例えばポート０とする）に対
し、ポート対応のMS読出し／書込みパス（例え
ばポート０に対応する読出し／書込みパス７とす
る）を用いて転送する。ポート０は、SC２から
送られたポート内アドレスに従い８バイトデータ
をアクセスし、８バイトフエツチに対応するバン
クビジータイム（例えば７サイクルとする）後に
フエツチデータをMS読出し／書込みパス７を用
いてSC２に転送する。SC２は受け取つたフエツ
チデータをフエツチパス１５を用いてDTC３に
転送する。
能な記憶装置（以下ポートと呼ぶ）から成り、各
ポートは更に４個の独立に動作可能な記憶装置
（以下バンクと呼ぶ）からなる。各ポートは記憶
制御装置（以下SCと呼ぶ）２との間に８本の８
バイト巾のMS読出し／書込みパス７〜１４を持
つ。８バイトベクトルフエツチ命令が起動される
と、データ転送回路（以下DTCと呼ぶ）３はMS
１上に配置されたベクトルデータの各要素のMS
アドレスを順次計算し、２本あるフエツチパス１
５〜１６のうちの一本、例えば１５を用いてSC
４にリクエストを送出する。SC４は、受け取つ
たリクエストをそのアドレスに従つて、MS１の
対応するポート（例えばポート０とする）に対
し、ポート対応のMS読出し／書込みパス（例え
ばポート０に対応する読出し／書込みパス７とす
る）を用いて転送する。ポート０は、SC２から
送られたポート内アドレスに従い８バイトデータ
をアクセスし、８バイトフエツチに対応するバン
クビジータイム（例えば７サイクルとする）後に
フエツチデータをMS読出し／書込みパス７を用
いてSC２に転送する。SC２は受け取つたフエツ
チデータをフエツチパス１５を用いてDTC３に
転送する。
DTC３は受け取つた８バイトデータをそのま
ま順次、ベクトルレジスタ（VR）書込みパス１
８を用いてVRU２に転送し、VRU２が受け取つ
た８バイトデータを命令起動時に指定された番号
のVRの適当な要素番号に書き込むことにより、
１要素分のフエツチリクエスト処理が終了する。
この様な処理をベクトル要素数（ベクトル長とも
呼ぶ）回だけ順次繰り返すことにより、１つの８
バイトベクトルフエツチ命令の実行が終了する。
フエツチパス１６及びVR書き込みパス１９を用
いても同様にして８バイトベクトルフエツチ命令
を実行することが出来る。
ま順次、ベクトルレジスタ（VR）書込みパス１
８を用いてVRU２に転送し、VRU２が受け取つ
た８バイトデータを命令起動時に指定された番号
のVRの適当な要素番号に書き込むことにより、
１要素分のフエツチリクエスト処理が終了する。
この様な処理をベクトル要素数（ベクトル長とも
呼ぶ）回だけ順次繰り返すことにより、１つの８
バイトベクトルフエツチ命令の実行が終了する。
フエツチパス１６及びVR書き込みパス１９を用
いても同様にして８バイトベクトルフエツチ命令
を実行することが出来る。
８バイトベクトルストア命令が起動されると、
VRU２は命令起動時に指定された番号のVRから
要素番号順に８バイトデータを、VR読出しパス
２０を用いて、DTC３に送出する。DTC３は、
VRU２から順次送られて来るベクトルデータを
格納すべきMSアドレスを順次計算し、VRU２
から受け取つたストアデータと一緒に、ストアパ
ス１７を用いて８バイトストアリクエストとして
SC４に転送する。SC４はフエチリクエスト処理
の場合と同様に、受け取つたリクエストをそのア
ドレスに従つて、MS１の対応するポートに対
し、ポート対応のMS読出し／書き込みパス（例
えばポート０に対応するMS読出し／書き込みパ
ス７とする）を用いて転送する。ポート０で、
SC２から送られたポート内アドレスに従い８バ
イトデータの書込みを行なうことにより、１要素
分のストアリクエスト処理が終了する。この様な
処理をベクトル要素数回だけ順次繰り返すことに
より、１つの８バイトベクトルストア命令の実行
が終了する。
VRU２は命令起動時に指定された番号のVRから
要素番号順に８バイトデータを、VR読出しパス
２０を用いて、DTC３に送出する。DTC３は、
VRU２から順次送られて来るベクトルデータを
格納すべきMSアドレスを順次計算し、VRU２
から受け取つたストアデータと一緒に、ストアパ
ス１７を用いて８バイトストアリクエストとして
SC４に転送する。SC４はフエチリクエスト処理
の場合と同様に、受け取つたリクエストをそのア
ドレスに従つて、MS１の対応するポートに対
し、ポート対応のMS読出し／書き込みパス（例
えばポート０に対応するMS読出し／書き込みパ
ス７とする）を用いて転送する。ポート０で、
SC２から送られたポート内アドレスに従い８バ
イトデータの書込みを行なうことにより、１要素
分のストアリクエスト処理が終了する。この様な
処理をベクトル要素数回だけ順次繰り返すことに
より、１つの８バイトベクトルストア命令の実行
が終了する。
DTC３ではアドレス計算は１バイトを単位と
して行なわれ、その下3bitを切りすててSCに送
出されるリクエストアドレスが生成される。４バ
イトベクトルフエツチ／ストア命令においては、
上記の切りすてられた3bitのうちの最上位１ビツ
トが、対応するリクエストの上４バイトか下４バ
イトかを指定する為の付加情報として、該リクエ
ストに付加される。４バイトベクトルフエツチ命
令においては、SC４からDTC３に転送された８
バイトフエツチデータから上記付加情報を用いて
上４バイト又は下４バイトを切り出し、VRU２
に送出するので、バンクビジータイムは、８バイ
トベクトルフエツチ命令の場合と同様に、７サイ
クルとなる。
して行なわれ、その下3bitを切りすててSCに送
出されるリクエストアドレスが生成される。４バ
イトベクトルフエツチ／ストア命令においては、
上記の切りすてられた3bitのうちの最上位１ビツ
トが、対応するリクエストの上４バイトか下４バ
イトかを指定する為の付加情報として、該リクエ
ストに付加される。４バイトベクトルフエツチ命
令においては、SC４からDTC３に転送された８
バイトフエツチデータから上記付加情報を用いて
上４バイト又は下４バイトを切り出し、VRU２
に送出するので、バンクビジータイムは、８バイ
トベクトルフエツチ命令の場合と同様に、７サイ
クルとなる。
４バイトベクトルストア命令においては、８バ
イト単位に設けられたECCコードを作成する為、
先ずリクエストアドレスに従い８バイトデータを
読出し、VRU２からVR読出しパス２０、DTC
３、ストアパス１７、SC４及びMS読出し／書込
みパス７を経由して送られた４バイトストアデー
タを、前記の付加情報を用いて、半分置換し、結
果の８バイトデータを前記リクエストアドレスで
指定されるMS領域に書き込む。従つて８バイト
ベクトルストア命令の場合のバンクビジータイム
が７サイクルであるのに対して、４バイトベクト
ルストア命令の場合のバンクビジータイムは、約
２倍例えば15サイクルとなる。
イト単位に設けられたECCコードを作成する為、
先ずリクエストアドレスに従い８バイトデータを
読出し、VRU２からVR読出しパス２０、DTC
３、ストアパス１７、SC４及びMS読出し／書込
みパス７を経由して送られた４バイトストアデー
タを、前記の付加情報を用いて、半分置換し、結
果の８バイトデータを前記リクエストアドレスで
指定されるMS領域に書き込む。従つて８バイト
ベクトルストア命令の場合のバンクビジータイム
が７サイクルであるのに対して、４バイトベクト
ルストア命令の場合のバンクビジータイムは、約
２倍例えば15サイクルとなる。
従来のベクトル処理装置では、マスク付８バイ
トベクトルストア命令を実行する場合、マスク値
が“０”の要素に対応するMSストアを抑止する
為に、DTC３において、マスク値を付加情報と
してリクエストに付加する。MS１では上記付加
情報を見て、ストア動作を抑止する。この方法に
よると、実行されないストア動作の為に、７サイ
クルの間当該バンクがビジーとしてSC４におい
て管理される。
トベクトルストア命令を実行する場合、マスク値
が“０”の要素に対応するMSストアを抑止する
為に、DTC３において、マスク値を付加情報と
してリクエストに付加する。MS１では上記付加
情報を見て、ストア動作を抑止する。この方法に
よると、実行されないストア動作の為に、７サイ
クルの間当該バンクがビジーとしてSC４におい
て管理される。
次に、従来のベクトル処理装置で、アドレス連
続の４バイトベクトルフエツチ／ストア命令を実
行する場合を考えてみる。一般の４バイトベクト
ルフエツチ／ストア命令の実行については既に述
べた。DTC３においてリクエストアドレスの計
算を行なうが、多くの場合、このアドレスはベク
トルの先頭アドレス（以下VARと呼ぶ）に、要
素間間隔（以下ViRと呼ぶ）を順次加算して求め
られる。このViRが±４の時、MS上に当該ベク
トルの各要素が連続して並ぶことになる。この様
な場合をアドレス連続の４バイトベクトルフエツ
チ／ストア命令と呼ぶ。
続の４バイトベクトルフエツチ／ストア命令を実
行する場合を考えてみる。一般の４バイトベクト
ルフエツチ／ストア命令の実行については既に述
べた。DTC３においてリクエストアドレスの計
算を行なうが、多くの場合、このアドレスはベク
トルの先頭アドレス（以下VARと呼ぶ）に、要
素間間隔（以下ViRと呼ぶ）を順次加算して求め
られる。このViRが±４の時、MS上に当該ベク
トルの各要素が連続して並ぶことになる。この様
な場合をアドレス連続の４バイトベクトルフエツ
チ／ストア命令と呼ぶ。
例えば、VARの下8bitが０であり、ViR＝４
の４バイトベクトルＡ＝（Ａ（０）、Ａ(1)、…Ａ
（ｎ））をフエツチする命令 VL Ａ を実行する場合、Ａ（０）とＡ(1)は、MS１上ポ
ート０のバンク０の８バイトの前半及び後半に格
納されている為に、バンクが競合し、SC４から
MS１へのＡ(1)のフエツチリクエストは、Ａ（０）
のフエツチリクエストの７サイクル後に送出され
ることになる。Ａ(2)のフエツチリクエストはＡ(1)
のフエツチリクエストの次のサイクルで送出さ
れ、以下同様に、２要素に１回の割合でバンクの
競合が発生し、本命令のリクエスト処理のスルー
プツトは、同時に実行されている他のフエツチ／
ストア命令とのバンク競合を無視しても、平均２
リクエスト／８サイクルとなり、アドレス連続で
ない場合の４バイトベクトルフエツチ命令、８バ
イトベクトルフエツチ命令等の処理スループツト
に対し、約1/4となる。この様子を第３図のタイ
ムチヤートに示す。
の４バイトベクトルＡ＝（Ａ（０）、Ａ(1)、…Ａ
（ｎ））をフエツチする命令 VL Ａ を実行する場合、Ａ（０）とＡ(1)は、MS１上ポ
ート０のバンク０の８バイトの前半及び後半に格
納されている為に、バンクが競合し、SC４から
MS１へのＡ(1)のフエツチリクエストは、Ａ（０）
のフエツチリクエストの７サイクル後に送出され
ることになる。Ａ(2)のフエツチリクエストはＡ(1)
のフエツチリクエストの次のサイクルで送出さ
れ、以下同様に、２要素に１回の割合でバンクの
競合が発生し、本命令のリクエスト処理のスルー
プツトは、同時に実行されている他のフエツチ／
ストア命令とのバンク競合を無視しても、平均２
リクエスト／８サイクルとなり、アドレス連続で
ない場合の４バイトベクトルフエツチ命令、８バ
イトベクトルフエツチ命令等の処理スループツト
に対し、約1/4となる。この様子を第３図のタイ
ムチヤートに示す。
同様にして、VARの下8bitが“０”であり、
ViR＝４の４バイトベクトルＣ＝（Ｃ（０）、Ｃ(1)、
…Ｃ（ｎ））にストアする命令 VST Ｃ を実行する場合、第４図に示す様に、リクエスト
処理は２リクエスト／16サイクルとなり、スルー
プツトは約1/8となる。
ViR＝４の４バイトベクトルＣ＝（Ｃ（０）、Ｃ(1)、
…Ｃ（ｎ））にストアする命令 VST Ｃ を実行する場合、第４図に示す様に、リクエスト
処理は２リクエスト／16サイクルとなり、スルー
プツトは約1/8となる。
第２図は、８バイトベクトルＡ＝（Ａ（０）、Ａ
(1)…Ａ（ｎ））、同じく８バイトベクトルＢ＝（Ｂ
（０）、Ｂ(1)…Ｂ（ｎ））をそれぞれロードする２つ
のベクトルロード命令と、同じく８バイトベクト
ルＣ＝（Ｃ（０）、Ｃ(1)、…Ｃ（ｎ））をストアする
１つのベクトルストア命令とが同時に実行され、
最高のスループツトを実現している場合のタイム
チヤートを示す。
(1)…Ａ（ｎ））、同じく８バイトベクトルＢ＝（Ｂ
（０）、Ｂ(1)…Ｂ（ｎ））をそれぞれロードする２つ
のベクトルロード命令と、同じく８バイトベクト
ルＣ＝（Ｃ（０）、Ｃ(1)、…Ｃ（ｎ））をストアする
１つのベクトルストア命令とが同時に実行され、
最高のスループツトを実現している場合のタイム
チヤートを示す。
本発明の目的は、複数のリクエストの処理をま
とめて行なうことにより、主記憶装置のメモリバ
ンクの競合を避け、ベクトルフエツチ／ストア命
令を高速に実行することが可能なベクトル処理装
置を提供することにある。
とめて行なうことにより、主記憶装置のメモリバ
ンクの競合を避け、ベクトルフエツチ／ストア命
令を高速に実行することが可能なベクトル処理装
置を提供することにある。
主記憶装置と、ベクトルデータ格納用の複数個
のベクトルレジスタと前記主記憶装置と前記ベク
トルレジスタ間のデータ転送を所定のバイト巾で
もつて行うデータ転送回路と、当該データ転送回
路からの主記憶アクセス要求を前記主記憶装置に
転送し、フエツチリクエストに対しては、前記主
記憶装置から読み出されたフエツチデータを前記
データ転送回路に転送し、ストアリクエストに対
しては、前記データ転送回路から受け取つたスト
アデータを前記主記憶装置に転送する記憶制御装
置とを有するベクトル処理装置において、 実行すべきベクトル命令が前記所定バイト巾の
整数分の１の長さを持つベクトル要素をベクトル
要素の長さと等しい間隔で前記主記憶装置をアク
セスする命令である場合、複数のベクトル要素に
対するリクエストを前記所定のバイト巾単位で一
つにまとめて前記記憶制御装置に転送すべきこと
を示す付加情報を作成する手段を有し、 フツチリクエストの際は、前記データ転送回路
は、前記付加情報が複数のベクトル要素に対する
リクエストに対するものであることを示している
ときには、処理する複数のベクトル要素に対する
リクエストを前記所定のバイト巾単位でまとめて
一つのリクエストとして前記記憶制御装置に転送
すると共に、前記リクエストにより前記記憶装置
から読み出されたフエツチデータをベクトル命令
で指定された長さのベクトル要素に分割して順次
前記ベクトルレジスタに転送し、 ストアリクエストの際は、前記データ転送回路
は、前記付加情報が複数のベクトル要素に対する
リクエストに対するものであることを示している
ときには、前記ベクトルレジスタから転送される
複数のベクトル要素を前記所定のバイト巾単位で
一つのリクエストに付加して前記記憶制御装置に
転送し、前記主記憶装置に一度に書き込むことを
特徴とする。
のベクトルレジスタと前記主記憶装置と前記ベク
トルレジスタ間のデータ転送を所定のバイト巾で
もつて行うデータ転送回路と、当該データ転送回
路からの主記憶アクセス要求を前記主記憶装置に
転送し、フエツチリクエストに対しては、前記主
記憶装置から読み出されたフエツチデータを前記
データ転送回路に転送し、ストアリクエストに対
しては、前記データ転送回路から受け取つたスト
アデータを前記主記憶装置に転送する記憶制御装
置とを有するベクトル処理装置において、 実行すべきベクトル命令が前記所定バイト巾の
整数分の１の長さを持つベクトル要素をベクトル
要素の長さと等しい間隔で前記主記憶装置をアク
セスする命令である場合、複数のベクトル要素に
対するリクエストを前記所定のバイト巾単位で一
つにまとめて前記記憶制御装置に転送すべきこと
を示す付加情報を作成する手段を有し、 フツチリクエストの際は、前記データ転送回路
は、前記付加情報が複数のベクトル要素に対する
リクエストに対するものであることを示している
ときには、処理する複数のベクトル要素に対する
リクエストを前記所定のバイト巾単位でまとめて
一つのリクエストとして前記記憶制御装置に転送
すると共に、前記リクエストにより前記記憶装置
から読み出されたフエツチデータをベクトル命令
で指定された長さのベクトル要素に分割して順次
前記ベクトルレジスタに転送し、 ストアリクエストの際は、前記データ転送回路
は、前記付加情報が複数のベクトル要素に対する
リクエストに対するものであることを示している
ときには、前記ベクトルレジスタから転送される
複数のベクトル要素を前記所定のバイト巾単位で
一つのリクエストに付加して前記記憶制御装置に
転送し、前記主記憶装置に一度に書き込むことを
特徴とする。
以下、本発明の一実施例を、図面を用いて説明
する。
する。
従来例の説明で述べた様に、DTC３では、２
つのベクトルフエツチ命令と１つのベクトルスト
ア命令を同時に処理することがで出来る。DTC
３の内部構造及びSC４、VRU２とのパスの詳細
を第５図に示す。第５図に示される様に、DTC
３は２つのフエツチ専用データ転送回路（以下
FDTCと呼ぶ）２７，２８及びストア専用データ
転送回路（以下SDTCと呼ぶ）２９から成る。
FDTC２７とSC４の間のフエツチパス１５は、
FDTC２７からSC４へのリクエストパス１５−
１、フエツチリクエスト付加情報パス１５−２、
フエツチアドレスパス１５−３、SC４から
FDTC２７へのアドバンスパス１５−４、フエツ
チリクエスト付加情報パス１５−５、フエツチデ
ータ１５−６からなる。FDTC２７からVRU２
へのVR書き込みパス１８はアドバンスパス１８
−１、ライトイネーブルパス１８−２、データパ
ス１８−３からなる。FDTC２８、フエツチパス
１６、VR書込みパス１９についても同様であ
る。SDTC２９とSC４との間のストアパス１７
は、リクエストパス１７−１、ストアリクエスト
付加情報パス１７−２、ストアアドレスパス１７
−３、ストアデータパス１７−４から成り、
SDTC２９とVRU２との間のVR読出しパスはヴ
アリツドパス２０−１とストアデータパス２０−
２から成る。
つのベクトルフエツチ命令と１つのベクトルスト
ア命令を同時に処理することがで出来る。DTC
３の内部構造及びSC４、VRU２とのパスの詳細
を第５図に示す。第５図に示される様に、DTC
３は２つのフエツチ専用データ転送回路（以下
FDTCと呼ぶ）２７，２８及びストア専用データ
転送回路（以下SDTCと呼ぶ）２９から成る。
FDTC２７とSC４の間のフエツチパス１５は、
FDTC２７からSC４へのリクエストパス１５−
１、フエツチリクエスト付加情報パス１５−２、
フエツチアドレスパス１５−３、SC４から
FDTC２７へのアドバンスパス１５−４、フエツ
チリクエスト付加情報パス１５−５、フエツチデ
ータ１５−６からなる。FDTC２７からVRU２
へのVR書き込みパス１８はアドバンスパス１８
−１、ライトイネーブルパス１８−２、データパ
ス１８−３からなる。FDTC２８、フエツチパス
１６、VR書込みパス１９についても同様であ
る。SDTC２９とSC４との間のストアパス１７
は、リクエストパス１７−１、ストアリクエスト
付加情報パス１７−２、ストアアドレスパス１７
−３、ストアデータパス１７−４から成り、
SDTC２９とVRU２との間のVR読出しパスはヴ
アリツドパス２０−１とストアデータパス２０−
２から成る。
第７図はFDTC２７の内部構造を示す図であ
り、以下これを用いてFDTC２７の動作を説明す
る。プレリクエスト生成回路２７−１の出力は、
リクエスト及び付加情報生成回路２７−４に送出
されると同時に、マスク読出し回路２７−２及び
リクエストアドレス計算回路２７−３に入力され
る。リクエスト及び付加情報生成回路２７−４で
は、マスク値２７−９及び８バイト内アドレス２
７−１０を用いて、リクエスト及び第６図１に示
すフエツチリクエスト付加情報を生成し、リクエ
ストはF.F.２７−５を経てリクエストパス１５−
１に送出される。このフエツチリクエスト付加情
報は、Ｈ、Ｍ、V0、V1、C0、C1、Ｉから成る。
Ｈ＝０、１の時、それぞれ８バイト、４バイト命
令、Ｍ＝０、１の時、それぞれ単一リクエスト、
複合リクエスト、V0は８バイトの前半４バイト
が有効、V1は８バイトの後半４バイトが有効、
C0はV0に対応するマスク値、C1はV1に対応する
マスク値、ＩはＭ＝１の時ViR＝−４であること
をそれぞれ示す。このフエツチリクエスト付加情
報はF.F.群２７−６を経てフエツチリクエスト付
加情報パス１５−２に送出される。これらと同期
して、リクエストアドレス計算回路２７−３で生
成されたリクエストアドレスは、F.F.群２７−７
を経てアドレスパス１５−３に送出される。この
間のタイムチヤート例を第８図に示し、その時の
MSの各バンクビジータイムチヤートを第９図に
示す。第９図はアドレス連続の４バイトベクトル
Ａ＝（Ａ（０）、Ａ(1)、…Ａ（ｎ））をロードするベ
クトルロード命令の場合を示す。
り、以下これを用いてFDTC２７の動作を説明す
る。プレリクエスト生成回路２７−１の出力は、
リクエスト及び付加情報生成回路２７−４に送出
されると同時に、マスク読出し回路２７−２及び
リクエストアドレス計算回路２７−３に入力され
る。リクエスト及び付加情報生成回路２７−４で
は、マスク値２７−９及び８バイト内アドレス２
７−１０を用いて、リクエスト及び第６図１に示
すフエツチリクエスト付加情報を生成し、リクエ
ストはF.F.２７−５を経てリクエストパス１５−
１に送出される。このフエツチリクエスト付加情
報は、Ｈ、Ｍ、V0、V1、C0、C1、Ｉから成る。
Ｈ＝０、１の時、それぞれ８バイト、４バイト命
令、Ｍ＝０、１の時、それぞれ単一リクエスト、
複合リクエスト、V0は８バイトの前半４バイト
が有効、V1は８バイトの後半４バイトが有効、
C0はV0に対応するマスク値、C1はV1に対応する
マスク値、ＩはＭ＝１の時ViR＝−４であること
をそれぞれ示す。このフエツチリクエスト付加情
報はF.F.群２７−６を経てフエツチリクエスト付
加情報パス１５−２に送出される。これらと同期
して、リクエストアドレス計算回路２７−３で生
成されたリクエストアドレスは、F.F.群２７−７
を経てアドレスパス１５−３に送出される。この
間のタイムチヤート例を第８図に示し、その時の
MSの各バンクビジータイムチヤートを第９図に
示す。第９図はアドレス連続の４バイトベクトル
Ａ＝（Ａ（０）、Ａ(1)、…Ａ（ｎ））をロードするベ
クトルロード命令の場合を示す。
VR書込み制御回路２７−１４は、フエツチリ
クエスト付加情報を、パス１５−５、F.F.群２７
−１２を経て受け取り、それが２つの４バイトフ
エツチを複合したリクエストであつた場合、アド
バンス信号を２回生成し、パス１８−１に送出す
る。この時それら２回のアドバンスに対応するマ
スク値をパス１８−２に送出する。データパス１
５−６、F.F.群２７−１３を経て送られたフエツ
チデータ８バイトは、セレクト回路２７−１６で
制御信号２７−１５によつて４バイトずつ切り出
されデータパス１８−３に送出される。
クエスト付加情報を、パス１５−５、F.F.群２７
−１２を経て受け取り、それが２つの４バイトフ
エツチを複合したリクエストであつた場合、アド
バンス信号を２回生成し、パス１８−１に送出す
る。この時それら２回のアドバンスに対応するマ
スク値をパス１８−２に送出する。データパス１
５−６、F.F.群２７−１３を経て送られたフエツ
チデータ８バイトは、セレクト回路２７−１６で
制御信号２７−１５によつて４バイトずつ切り出
されデータパス１８−３に送出される。
第８図の場合に対応して、この間のタイムチヤ
ートを第１０図に示す。第１０図を見ると判る様
に、第０要素及び第１要素を複合したリクエスト
に対するアドバンス２７−１１を受け取ると、そ
の事をフエツチリクエスト付加情報２７−１２の
内のＨビツト及びＭビツトで知り、VRUへのア
ドバンス１８−１を２発送出する。その時のライ
トイネーブル１８−２はフエツチリクエスト付加
情報２７−１２の内のC0、C1ビツトから生成す
る。本例においては、ViR＝４の場合、すなわち
４バイトデータがMS上でアドレス順方向に連続
しているので、C0が第０要素のライトイネーブ
ルとなり、C1が第１要素のライトイネーブルと
なる。ViR＝−４の場合、すなわち４バイトデー
タがMS上でアドレス逆方向に連続している場合
には、フエツチリクエスト付加情報２７−１２の
内のＩビツトが“１”となり、C1ビツトが第０
要素のライトイネーブルとなり、C0ビツトが第
１要素のライトイネーブルとなる。セレクト回路
２７−１６においても同様の事が言える。
ートを第１０図に示す。第１０図を見ると判る様
に、第０要素及び第１要素を複合したリクエスト
に対するアドバンス２７−１１を受け取ると、そ
の事をフエツチリクエスト付加情報２７−１２の
内のＨビツト及びＭビツトで知り、VRUへのア
ドバンス１８−１を２発送出する。その時のライ
トイネーブル１８−２はフエツチリクエスト付加
情報２７−１２の内のC0、C1ビツトから生成す
る。本例においては、ViR＝４の場合、すなわち
４バイトデータがMS上でアドレス順方向に連続
しているので、C0が第０要素のライトイネーブ
ルとなり、C1が第１要素のライトイネーブルと
なる。ViR＝−４の場合、すなわち４バイトデー
タがMS上でアドレス逆方向に連続している場合
には、フエツチリクエスト付加情報２７−１２の
内のＩビツトが“１”となり、C1ビツトが第０
要素のライトイネーブルとなり、C0ビツトが第
１要素のライトイネーブルとなる。セレクト回路
２７−１６においても同様の事が言える。
本例の様に、４バイトアドレス順連続の場合
は、MSから転送された８バイトフエツチデータ
２７−１３の上位４バイトがまず切り出されて、
第０要素のデータとしてデータパス１８−３に送
出される。データパス１８−３の下４バイトには
“０”が入る。次サイクルではフエツチデータ２
７−１３の下位４バイトが切り出され、第１要素
のデータとしてデータパス１８−３の上４バイト
に送出され、下４バイトには“０”が入る。ViR
＝−４の場合は、逆にフエツチデータ２７−１３
の下４バイトが第０要素のデータとして切り出さ
れ、次サイクルで上４バイトが第１要素のデータ
として切り出される。VRU２においては、アド
バンス１８−１によつてVRの書込みポインタの
更新を行ない、ライトイネーブル１８−２によつ
てVR書込みデータ１８−３の書込み可否を決め
る。
は、MSから転送された８バイトフエツチデータ
２７−１３の上位４バイトがまず切り出されて、
第０要素のデータとしてデータパス１８−３に送
出される。データパス１８−３の下４バイトには
“０”が入る。次サイクルではフエツチデータ２
７−１３の下位４バイトが切り出され、第１要素
のデータとしてデータパス１８−３の上４バイト
に送出され、下４バイトには“０”が入る。ViR
＝−４の場合は、逆にフエツチデータ２７−１３
の下４バイトが第０要素のデータとして切り出さ
れ、次サイクルで上４バイトが第１要素のデータ
として切り出される。VRU２においては、アド
バンス１８−１によつてVRの書込みポインタの
更新を行ない、ライトイネーブル１８−２によつ
てVR書込みデータ１８−３の書込み可否を決め
る。
倍精度命令においては、フエツチリクエスト付
加情報２７−１２の内のＨ、Ｍ、Ｉの各ビツトは
常に“０”となり、V0＝V1、C0＝C1となる。ま
た、フエツチデータ８バイト２７−１３はそのま
まVR書込みデータ８バイト１８−３としてVRU
２に送出される。
加情報２７−１２の内のＨ、Ｍ、Ｉの各ビツトは
常に“０”となり、V0＝V1、C0＝C1となる。ま
た、フエツチデータ８バイト２７−１３はそのま
まVR書込みデータ８バイト１８−３としてVRU
２に送出される。
次に、第１１図を用いて、SDTC２９の動作を
説明する。ヴアリツドパス２０−１を経てVRU
２から転送されたヴアリツドはF.F.２９−１を経
て、リクエスト及び付加情報生成回路に送出され
ると同時に、マスク読出し回路２９−３及びリク
エストアドレス計算回路２９−４に入力される。
リクエスト及び付加情報生成回路２９−５では、
マスク値２９−１２及び８バイト内アドレス２９
−１３を用いて、リクエスト及び第６図２に示す
ストアリクエスト付加情報を生成する。このスト
アリクエスト付加情報は、V0、V1より成る。V0
は８バイトの前半４バイトが有効、V1は８バイ
トの後半４バイトが有効であることをそれぞれ示
す。このストアリクエスト付加情報のV0、V1は
それぞれF.F.２９−７及びF.F.群２９−８を経て
リクエストパス１７−１及びストアリクエスト付
加情報パス１７−２に送出される。これらと同期
して、リクエストアドレス計算回路２９−４で生
成されたリクエストアドレスは、F.F.群２９−９
を経てアドレスパス１７−３に送出される。又ス
トアデータパス２０−２を経てF.F.群２９−２の
上４バイトにセツトされたストアデータ４バイト
は、２要素分が複合されてF.F.群２９−１０にセ
ツトされ、ストアデータパス１７−４に送出され
る。この間のタイムチヤート及びMSの各バンク
ビジータイムチヤートをそれぞれ第１２図、第１
３図に示す。第１３図は、４バイトベクトルＣ＝
（Ｃ（０）、Ｃ(1)…Ｃ（ｎ））をストアするベクトル
ストア命令の場合を示す。
説明する。ヴアリツドパス２０−１を経てVRU
２から転送されたヴアリツドはF.F.２９−１を経
て、リクエスト及び付加情報生成回路に送出され
ると同時に、マスク読出し回路２９−３及びリク
エストアドレス計算回路２９−４に入力される。
リクエスト及び付加情報生成回路２９−５では、
マスク値２９−１２及び８バイト内アドレス２９
−１３を用いて、リクエスト及び第６図２に示す
ストアリクエスト付加情報を生成する。このスト
アリクエスト付加情報は、V0、V1より成る。V0
は８バイトの前半４バイトが有効、V1は８バイ
トの後半４バイトが有効であることをそれぞれ示
す。このストアリクエスト付加情報のV0、V1は
それぞれF.F.２９−７及びF.F.群２９−８を経て
リクエストパス１７−１及びストアリクエスト付
加情報パス１７−２に送出される。これらと同期
して、リクエストアドレス計算回路２９−４で生
成されたリクエストアドレスは、F.F.群２９−９
を経てアドレスパス１７−３に送出される。又ス
トアデータパス２０−２を経てF.F.群２９−２の
上４バイトにセツトされたストアデータ４バイト
は、２要素分が複合されてF.F.群２９−１０にセ
ツトされ、ストアデータパス１７−４に送出され
る。この間のタイムチヤート及びMSの各バンク
ビジータイムチヤートをそれぞれ第１２図、第１
３図に示す。第１３図は、４バイトベクトルＣ＝
（Ｃ（０）、Ｃ(1)…Ｃ（ｎ））をストアするベクトル
ストア命令の場合を示す。
本発明によれば、マスク付きも含めて、ベクト
ルフエツチ／ストア命令の処理を複数要素ずつま
とめて処理することが可能となり、また、マスク
値によつて抑止すべき要素のストア処理をリクエ
スト発生時点から抑止することが出来るので、同
一ベクトルフエツチ／ストア命令処理における要
素間のバンク競合を避け、複数ベクトルのフエツ
チ／ストア命令間のバンク競合を軽減することが
出来、それらの命令処理速度を大巾に向上出来
る。
ルフエツチ／ストア命令の処理を複数要素ずつま
とめて処理することが可能となり、また、マスク
値によつて抑止すべき要素のストア処理をリクエ
スト発生時点から抑止することが出来るので、同
一ベクトルフエツチ／ストア命令処理における要
素間のバンク競合を避け、複数ベクトルのフエツ
チ／ストア命令間のバンク競合を軽減することが
出来、それらの命令処理速度を大巾に向上出来
る。
第１図は、ベクトル処理装置の構成例を示す
図、第２図は、一般的なベクトルフエツチ／スト
ア命令処理におけるバンクビジータイムの概念
図、第３図と第４図は、４バイドアドレス連続ベ
クトルフエツチストア命令処理でのバンクビジー
タイムチヤート、第５図は、本発明の一実施例に
おけるデータ転送回路の構成図、第６図１と２
は、フエツチ及びストアリクエスト付加情報を説
明するための図、第７図は、フエツチ用データ転
送回路の内部構造を示す図、第８図と第１０図
は、フエツチ用データ転送回路の動作例のタイム
チヤート、第９図は、第８図、第１０図に対応す
るMSのバンクビジータイムチヤート、第１１図
は、ストア用データ転送回路の内部構造を示す
図、第１２図と第１３図は、それぞれストア用デ
ータ転送回路の動作例のタイムチヤート、MSの
バンクビジータイムチヤートである。 １……MS、２……VRU、３……DTC、４…
…SC、５，６……ALU、７〜１４……MS読出
し／書込みパス、１５〜１６……フエツチパス、
１７……ストアパス、１８〜１９……VR書込み
パス、２０……VR読出しパス、２１〜２６……
ALU用データパス、２７〜２８……フエツチ用
データ転送回路、２９……ストア用データ転送回
路、２７−１……プレリクエスト生成回路、２７
−２，２９−３……マスク読出し回路、２７−
３，２９−４……リクエストアドレス計算回路、
２７−１４……VR書込み制御回路、２７−４，
２９−５……リクエスト及び付加情報生成回路、
２７−１６，２９−６……セレクト回路。
図、第２図は、一般的なベクトルフエツチ／スト
ア命令処理におけるバンクビジータイムの概念
図、第３図と第４図は、４バイドアドレス連続ベ
クトルフエツチストア命令処理でのバンクビジー
タイムチヤート、第５図は、本発明の一実施例に
おけるデータ転送回路の構成図、第６図１と２
は、フエツチ及びストアリクエスト付加情報を説
明するための図、第７図は、フエツチ用データ転
送回路の内部構造を示す図、第８図と第１０図
は、フエツチ用データ転送回路の動作例のタイム
チヤート、第９図は、第８図、第１０図に対応す
るMSのバンクビジータイムチヤート、第１１図
は、ストア用データ転送回路の内部構造を示す
図、第１２図と第１３図は、それぞれストア用デ
ータ転送回路の動作例のタイムチヤート、MSの
バンクビジータイムチヤートである。 １……MS、２……VRU、３……DTC、４…
…SC、５，６……ALU、７〜１４……MS読出
し／書込みパス、１５〜１６……フエツチパス、
１７……ストアパス、１８〜１９……VR書込み
パス、２０……VR読出しパス、２１〜２６……
ALU用データパス、２７〜２８……フエツチ用
データ転送回路、２９……ストア用データ転送回
路、２７−１……プレリクエスト生成回路、２７
−２，２９−３……マスク読出し回路、２７−
３，２９−４……リクエストアドレス計算回路、
２７−１４……VR書込み制御回路、２７−４，
２９−５……リクエスト及び付加情報生成回路、
２７−１６，２９−６……セレクト回路。
Claims (1)
- 【特許請求の範囲】 １ 主記憶装置と、ベクトルデータ格納用の複数
個のベクトルレジスタと前記主記憶装置と前記ベ
クトルレジスタ間のデータ転送を所定のバイト巾
でもつて行うデータ転送回路と、当該データ転送
回路からの主記憶アクセス要求を前記主記憶装置
に転送し、フエツチリクエストに対しては、前記
主記憶装置から読み出されたフエツチデータを前
記データ転送回路に転送し、ストアリクエストに
対しては、前記データ転送回路から受け取つたス
トアデータを前記主記憶装置に転送する記憶制御
装置とを有するベクトル処理装置において、 実行すべきベクトル命令が前記所定バイト巾の
整数分の１の長さを持つベクトル要素をベクトル
要素の長さと等しい間隔で前記主記憶装置をアク
セスする命令である場合、複数のベクトル要素に
対するリクエストを前記所定のバイト巾単位で一
つにまとめて前記記憶制御装置に転送すべきこと
を示す付加情報を作成する手段を有し、 フツチリクエストの際は、前記データ転送回路
は、前記付加情報が複数のベクトル要素に対する
リクエストに対するものであることを示している
ときには、処理する複数のベクトル要素に対する
リクエストを前記所定のバイト巾単位でまとめて
一つのリクエストとして前記記憶制御装置に転送
すると共に、前記リクエストにより前記記憶装置
から読み出されたフエツチデータをベクトル命令
で指定された長さのベクトル要素に分割して順次
前記ベクトルレジスタに転送し、 ストアリクエストの際は、前記データ転送回路
は、前記付加情報が複数のベクトル要素に対する
リクエストに対するものであることを示している
ときには、前記ベクトルレジスタから転送される
複数のベクトル要素を前記所定のバイト巾単位で
一つのリクエストに付加して前記記憶制御装置に
転送し、前記主記憶装置に一度に書き込むことを
特徴とするベクトル処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24394583A JPS60136874A (ja) | 1983-12-26 | 1983-12-26 | ベクトル処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24394583A JPS60136874A (ja) | 1983-12-26 | 1983-12-26 | ベクトル処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60136874A JPS60136874A (ja) | 1985-07-20 |
| JPH0414384B2 true JPH0414384B2 (ja) | 1992-03-12 |
Family
ID=17111369
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24394583A Granted JPS60136874A (ja) | 1983-12-26 | 1983-12-26 | ベクトル処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60136874A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2625145B2 (ja) * | 1988-03-11 | 1997-07-02 | 日本電気株式会社 | メモリアクセス制御装置 |
| JP5668554B2 (ja) * | 2011-03-18 | 2015-02-12 | 日本電気株式会社 | メモリアクセス制御装置、プロセッサ及びメモリアクセス制御方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5619572A (en) * | 1979-07-23 | 1981-02-24 | Fujitsu Ltd | Buffer memory control system |
| JPS5654558A (en) * | 1979-10-09 | 1981-05-14 | Fujitsu Ltd | Write control system for main memory unit |
| JPS5854477A (ja) * | 1981-09-29 | 1983-03-31 | Fujitsu Ltd | 主記憶制御方法 |
-
1983
- 1983-12-26 JP JP24394583A patent/JPS60136874A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5619572A (en) * | 1979-07-23 | 1981-02-24 | Fujitsu Ltd | Buffer memory control system |
| JPS5654558A (en) * | 1979-10-09 | 1981-05-14 | Fujitsu Ltd | Write control system for main memory unit |
| JPS5854477A (ja) * | 1981-09-29 | 1983-03-31 | Fujitsu Ltd | 主記憶制御方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60136874A (ja) | 1985-07-20 |
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