JPH04137633A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ｃ発明の目的］ （産業上の利用分野） 本発明は、高性能バイポーラトランジスタを含む半導体
装置とその製造方法に関する。

（従来の技術） 高性能バイポーラトランジスタは、コンピュータなどに
用いられる高速演算用のプロセッサ、メモリー等のディ
ジタル回路用素子としてはもちろん、オペアンプ、コン
パレータ等のアナログ回路用素子、ディジタル／アナロ
グ混載のＤＡ／ＡＤコンバータとしても広く用いられて
いる。バイポーラトランジスタの高速性・高集積化をさ
らに追求するためには、アナログ回路、ディジタル回路
を問わず素子の微細化は必須の条件となってく　る　。

このような微細化と高性能化を目的として、これまでセ
ルファラインプロセスによるバイポーラトランジスタの
提案か種々なされている。

第１５図は、セルファラインプロセスを用いた従来の代
表的なバイポーラトランジスタの断面構造である。この
構造は、二層多結晶シリコン技術を用いており、第１層
多結晶シリコン膜によってベース取出し電極と外部ベー
ス層を形成し、またベース取出し電極により囲まれた領
域に内部ベース層を形成し、第２層多結晶シリコン膜に
よってエミッタ電極とエミッタ層を形成している。この
構造では、エミッタ・ベースの間隔を非常に小さくする
ことができ、またエミッタ・サイズも小さくすることが
できる。

しかしながら、第１５図のものに代表される従来の自己
整合技術は、専ら微細エミッタを形成することを主眼と
しており、ベース・コレクタ間の接合やコレクタ・基板
間の接合は問題としていない。したがって、エミッタを
微細化してエミッタ電流密度を保ちつつ低電流化を図っ
ても、ＥＣＬ回路等でのコレクタにつながる負荷に対す
る駆動能力が小さく、すなわちファンアウトが小さく、
またベース・コレクタ間容量に対する駆動能力も低下し
て、十分な高速化はできない。

（発明が解決しようとする課題） 以上のように従来のセルファライン技術による微細バイ
ポーラトランジスタは、エミッタのみに着目しているた
めに十分に高速化が図れないという問題があった。

本発明はこの様な点に鑑み、エミッタ・ベース接合面積
に対してベース・コレクタ接合およびコレクタ・基板接
合の面積を比例的に設定できるようにして、低消費電力
化と高速化を可能としたバイポーラ型半導体装置とその
製造方法を提供することを目的とする。

［発明の構成］ （課題を解決するための手段） 本発明に係る半導体装置は、表面に第１導電型のコレク
タ層が形成された半導体基板の表面部に素子分離絶縁膜
により囲まれて形成された細長い角柱状の素子領域が設
定され、この素子領域内にその幅方向に横切るように形
成されたベースおよびエミッタ層を有することを特徴と
する。

この様な半導体装置を製造する本発明の方法は、表面に
コレクタ層となる第１導電型層が形成された半導体基板
にまず、素子分離絶縁膜により囲まれた細長い矩形をな
す素子領域を形成する。ついて基板上に第１の絶縁膜を
介してベース引出し電極の一部となる第２導電型不純物
を含む第１の導体膜を形成し、これを選択エツチングし
て素子形成領域のうちベース、エミッタ形成領域および
ベース取出し電極形成領域を覆う矩形パターンに形成す
る。そして第１の絶縁膜を選択エツチングして前記コレ
クタ電極取り出し領域に第１の開口を形成し、この開口
を通して前記基板に第１導電型不純物をドープしてコレ
クタコンタクト層を形成する。その徒弟１の導体膜を選
択エツチングし、続いて露出した第１の絶縁膜を選択エ
ツチングして、エミッタおよびベース形成領域に素子領
域を幅方向に横切る第２の開口を形成する。ついで、第
２導電型の不純物を高濃度に含んで第１の導体膜と共に
ベース取出し電極となる第２の導体膜を第２の開口の内
側壁に第１の導体膜と接続するように選択的に形成する
。そして第２の開口を通して基板に第２導電型の不純物
をドープして内部ベース層を形成するとともに、第１お
よび第２の導体膜の不純物を基板に拡散させて外部ベー
ス層を形成する。さらに基板上に第２の絶縁膜を形成し
、これを選択エツチングしてエミッタ形成領域およびコ
レクタコンタクト領域にそれぞれ、素子領域を幅方向に
横切る第３および第４の開口を形成し、第１導電型の不
純物を含む第３の導体膜によりエミッタ取出し電極およ
びコレクタ取出し電極を形成する。また形成されたエミ
ッタ取出し電極の不純物を前記基板に拡散させてエミッ
タ層を形成する。ついで第１の導体膜と金属電極が接続
できるように第２の絶縁膜を選択エツチングして第５の
開口を形成する。最後にベース、エミッタおよびコレク
タの各取出し電極に接続される金属電極を形成する。

（作　用） 本発明においては、素子領域を細長い角柱状として、ベ
ースおよびエミッタはこの素子領域を幅方向に横切るよ
うに形成している。したがって、例えば素子領域の幅を
小さくすることによってエミッタを小さくし、もって電
流容量を小さくするという設計を行えば、同時にベース
・コレクタ接合面積やコレクタ・基板間接合面積も小さ
くなる。

これにより素子全体のバランスのとれた微細化が実現で
き、バイポーラ集積回路の低消費電力化と高速化を図る
ことができる。

（実施例） 以下、本発明の詳細な説明する。

第１図（ａ）　（ｂ）は、一実施例の集積回路における
バイポーラトランジスタの構造を示す平面図とそのＡ−
Ａ’断面図である。ｐ型シリコン基板１に高濃度のｎ型
コレクタ埋込み層２を介してコレクタ層となるｎ型層３
がエピタキシャル形成されている。このｎ型層３は、素
子分離酸化膜４によって区画されて、幅ｄの細長い角柱
状をなす素子領域５が形成されている。このような素子
領域５が形成された基板上に第１のシリコン酸化！Ｉ６
を介して、ｎ型多結晶シリコン膜によるベース取出し電
極７が形成されている。ベース取出し電極７は、その一
端部が第１のシリコン酸化膜６に開けられた開口を通し
て基板にコンタクトしており、この部分にベース取出し
電極７からの不純物拡散によってｐ型外部ベース層１０
が形成されている。

また同じ開口からの不純物ドーピングによってｐ型の内
部ベース層９が形成されている。内部ベース層９はこの
工程より前にあらかじめ形成されてもよい。これらベー
ス領域がら離れた位置には、第１のシリコン酸化膜６に
開けられた開口を介して、コレクタ埋込み層２に達する
深さの高濃度のｎ型コレクタコンタクト層８が形成され
ている。

ベース取出し電極７上は第２のシリコン酸化膜１１によ
り覆われている。この第２のシリコン酸化膜１１のｐ型
ベース層９およびコレクタコンタクト層８の位置に開け
られた開口には、それぞれｎ型多結晶シリコン膜からな
るエミッタ取出し電極１，２およびコレクタ取出し電極
１３か形成されている。エミッタ取出し電極１２からの
不純物拡散によってｐ型内部ベース層９の表面にｎ型エ
ミッタ層１４が形成されている。そしてエミッタ。

コレクタ、ベースの各取出し電極１２，１３．７にそれ
ぞれコンタクトして金属電極１５．１６゜１７か形成さ
れている。

ここで重要なことは、内部ベース層９．外部ベース層１
０およびエミッタ層１４のすべてが、細長い素子領域５
を幅方向に横切って形成されていることである。換言す
れば内部ベース層９．外部ベース層１０およびエミッタ
層１４のパターン形状は、二辺が素子分離酸化膜４によ
って規定されて素子領域５と同じ幅ｄを持っている。

第２図（ａ）（ｂ）〜第７図（ａ）　（ｂ）を参照して
その具体的な製造工程を説明する。ｐ型シリコン基板１
上に高濃度のｎ型コレクタ埋込み層２を介してコレクタ
層となるｎ型層３をエピタキシャル成長させたウェハを
用意し、まずＬＯＣＯＳ法により素子分離酸化膜４を形
成する。このとき耐酸化性マスクのパターンによって、
トランジスタを形成する素子領域５として幅ｄの細長い
角柱状領域を得る。その後基板上に厚さ１０００λ程度
の第１のシリコン酸化膜６を形成し、この上に第１層多
結晶シリコン膜７１を４０００人程度堆積する。

第１層多結晶シリコン膜７Ｉは例えば膜形成後にボロン
をイオン注入して、ｐ型層とする。その後この第１層多
結晶シリコン膜７１は、ＰＥＰと選択エツチングによっ
て、素子領域５のベース、エミッタ形成領域およびベー
ス取出し電極形成領域を覆う矩形状にパターン形成する
。ついで、第１のシリコン酸化膜６をＰＥＰと選択エツ
チングによって加工して、コレクタ取出し領域に第１の
開口２１を形成し、この間口２１を通して基板に例えば
燐をイオン注入し拡散することによって、ｎ型埋込み層
２に達するコレクタコンタクト層８を形成する（第２図
（ａ）　（ｂ）　）　。第１の開口２１は、第２図（ａ
）に示すように、素子領域５をその幅方向に横切るよう
に形成する。

次に、ＰＥＰによりベースおよびエミッタ形成領域に素
子領域５を横切る細長い窓を持つフォトレジスト・パタ
ーン２３を形成し、これを用いて第１層多結晶シリコン
膜７１を選択エツチングし、さらに露出したシリコン酸
化膜６を選択エツチングして、第２の開口２２を開ける
（第３図（ａ）（ｂ））。この第２の開口２２はベース
およびエミッタ形成のための窓であって、これも図示の
ように素子領域５をその幅方向に横切る状態に形成され
る。こうして加工された第１層多結晶シリコン膜７１は
、ベース取出し電極となる。そしてフォトレジスト・パ
ターン２３を除去した後、第２層多結晶シリコン膜７２
を堆積し、全面を異方性エツチングによりエツチングし
て、第１の多結晶シリコン膜７１の側壁部にのみ残す。

第２の多結晶シリコン膜７２は第２の開口２２の部分で
ｎ型層３にコンタクトした状態で残され、第１層多結晶
シリコン膜７１と共にベース取出し電極７となる。

その後節２の開口２２を通してボロンをイオン注入して
ｐ型内部ベース層９を形成し、またベース取出し電極７
からの不純物拡散によってｐ型外部ベース層１０を形成
する（第４図（ａ）　（ｂ）　）。なお第２の多結晶シ
リコン膜７２を堆積する前に、第２の開口２２にイオン
注入して外部ベースおよび内部ベースを同時に形成して
もよい。

その後、ベース取出し電極７を後に形成されるエミッタ
電極から分離するために、全面に第２のシリコン酸化膜
１１を形成する。そしてこのシリコン酸化膜１１をＰＥ
Ｐと選択エツチングにより加工して、エミッタ形成領域
およびコレクタ取出し領域にそれぞれ第３．第４の開口
２４．２５を開ける（第５図（ａ）　（ｂ）　）　。こ
れらの開「コ２１１゜２５も、細長い素子領域５をその
幅方向に横切る状態とする。

次に第３の多結晶シリコン膜を堆積し、これに例えば砒
素をドープした後バターニングして、エミッタ取出し電
極１２およびコレクタ取出し電極１３を形成する。そし
てエミッタ取出し電極１２からの不純物拡散によって内
部ベース層９の表面にｎ型エミッタ層１４を形成する（
第６図（ａ）（ｂ））。

最後に、ベース取出し７電極７上のシリコン酸化膜１１
に第５の開口２６を開け、Ａｆｉ膜によってエミッタ電
極１５．コレクタ電極１６およびベース電極１７を形成
する（第７図（ａ）　（ｂ）　）。

この実施例によれば、コレクタ層が細長い矩形パターン
をなす素子領域として区画され、ベース。

エミッタ層共にこの素子領域内にその幅方向に横切る状
態で形成される。つまりコレクタ、ベース。

エミッタのすべてのパターンの二辺が素子分離絶縁膜エ
ツジによって規定される。したがって得られるバイポー
ラトランジスタの大きさは、角柱状の素子領域の幅を狭
くすることによって、エミッタ、ベース、コレクタが同
じ比率で小さくなる。

すなわち、素子領域の幅を狭くすることでエミッタ面積
を小さくすれば、それに応じてベース・コレクタ間接合
面積もコレクタ・基板間接合面積も小さくなる。この結
果、従来のように素子領域の大きさと無関係にエミッタ
面積を設定して所定の電流容量を設計する場合の不都合
は解消され、低消費電力かつ高速性能のバイポーラ集積
回路が得られる。またベース、エミッタの形成のための
開口は、常に二辺か素子分離絶縁膜の工・ソジによって
規定されるように開けられるから、それらの開口形成の
だめのＰＥＰ工程は制御が容易である。

上記実施例では、エミッタの両側にベース取出し電極を
配置する場合を説明したが、片側のみにベース取出し電
極が配置される構造にも本発明は同様に適用できる。そ
の実施例の構造を、第１図（ａ）　（ｂ）に対応させて
第８図（ａ）　（ｂ）に示す。また第２図（ａ）　（ｂ
）　〜第７図（ａ）　（ｂ）に対応する製造工程図を第
９図（ａ）　（ｂ）　〜第１４図（ａ）　（ｂ）に示す
。先の実施例と対応する部分には先の実施例と同一符号
を付しており、詳細な説明は省く。

また実施例では、コレクタ・ベース間に分離絶縁膜がな
い構造の場合を説明したが、第１５図に示す従来例のよ
うにコレクタ・ベース間に分離絶縁膜を有する場合にも
本発明は同様に適用することが可能である。

さらに実施例では、エミッタ形成にセルファライン技術
を用いていないが、公知のセルファライン技術を適用す
ることも勿論可能である。

［発明の効果］ 以上述べたように本発明によれば、細長い矩形の素子領
域の幅によって、エミッタ、ベース、コレクタを同じ比
率で小さくすることかでき、低消費電力かつ高速性能の
バイポーラ集積回路を得ることができる。

【図面の簡単な説明】

第１図（ａ）　（ｂ）は本発明の一実施例のバイポーラ
トランジスタを示す平面図とそのＡ−Ａ’断面図、 第２図（ａ）　（ｂ）　〜第７図（ａ）　（ｂ）はその
製造工程を示す平面図とそのＡ−Ａ’断面図、第８図（
ａ）　（ｂ）は他の実施例のバイポーラトランジスタを
示す平面図とそのＡ−Ａ’断面図、第９図（ａ）（ｂ）
〜第１４図（ａ）　（ｂ）はその製造工程を示す平面図
とそのＡ−Ａ’断面図、第１５図は従来のバイポーラト
ランジスタを示す断面図である。 １・・・ｐ型シリコン基板、２・・・ｎ型コレクタ埋込
み層、３−ｎ型コレクタ層、４・・・素子分離酸化膜、
５・・・素子領域、６・・・第１のシリコン酸化膜、７
・・・ベース取出し電極、７１・・・第１層多結晶シリ
コン膜、７２・・・第２層多結晶シリコン膜、８・・・
ｎ型コレクタコンタクト層、９・・・ｐ型内部ベース層
、１０・・・ｐ型外部ベース層、１１・・・第１のシリ
コン酸化膜、１２・・・エミッタ取出し電極（第３層多
結晶シリコン膜）、１３・・・コレクタ取出し電極（第
３層多結晶シリコン膜）　１４・・・ｎ型エミッタ層、
１５〜１７・・・Ａ、９電極、２１・・・第１の開口、
２２・・・第２の開口、２３・・・フォトレジスト・パ
ターン、２４・・・第３の開口、２５・・・第４の開口
、２６・・・第５の開口。

Claims (2)

【特許請求の範囲】
1. （１）半導体基板と、 この基板の表面部に形成されたコレクタ層となる第１導
   電型層と、 この第１導電型層を細長い角柱状をなす素子領域に区画
   する素子分離絶縁膜と、 前記素子領域のコレクタ層内に素子領域を幅方向に横切
   って拡散形成された第２導電型のベース層と、 このベース層の前記素子領域の長手方向端部にコンタク
   トして前記素子領域を覆う絶縁膜上に引出されたベース
   取出し電極と、 前記ベース層内に前記素子領域を幅方向に横切って形成
   された第１導電型のエミッタ層と、を備えたことを特徴
   とする半導体装置。
2. （２）表面にコレクタ層となる第１導電型層が形成され
   た第２導電型半導体基板に素子分離絶縁膜により囲まれ
   た細長い角柱状の素子領域を形成する工程と、 前記基板上に第１の絶縁膜を介して、ベース引出し電極
   の一部となる第２導電型不純物を含む第１の導体膜を形
   成する工程と、 前記第１の導体膜を選択エッチングして前記素子領域の
   うちベース、エミッタ形成領域およびベース取出し電極
   形成領域を覆う矩形パターンに形成する工程と、 前記第１の絶縁膜を選択エッチングして前記コレクタ電
   極取り出し領域に第１の開口を形成し、この開口を通し
   て前記基板に第１導電型不純物をドープしてコレクタコ
   ンタクト層を形成する工程と、 前記第１の導体膜を選択エッチングし続いて露出した前
   記第１の絶縁膜を選択エッチングして、エミッタおよび
   ベース形成領域に前記素子領域を幅方向に横切る第２の
   開口を形成する工程と、第２導電型の不純物を高濃度に
   含み、前記第１の導体膜と共にベース取出し電極となる
   第２の導体膜を第２の開口の内側壁に前記第１の導体膜
   と接続するように選択的に形成する工程と、 前記第２の開口を通して前記基板に第２導電型の不純物
   をドープして内部ベース層を形成する工程と、 前記第１および第２の導体膜の不純物を基板に拡散させ
   て外部ベース層を形成する工程と、前記基板上に第２の
   絶縁膜を形成し、これを選択エッチングしてエミッタ形
   成領域およびコレクタコンタクト領域にそれぞれ、前記
   素子領域を幅方向に横切る第３および第４の開口を形成
   する工程と、 第１導電型の不純物を含む第３の導体膜によりエミッタ
   取出し電極およびコレクタ取出し電極を形成する工程と
   、 前記エミッタ取出し電極の不純物を前記基板に拡散させ
   てエミッタ層を形成する工程と、前記第１の導体膜の一
   部が露出するように前記第２の絶縁幕を選択エッチング
   して第５の開口を形成する工程と、 前記ベース、エミッタおよびコレクタの各取出し電極に
   接続される金属電極を形成する工程と、を備えたことを
   特徴とする半導体装置の製造方法。