JPH04132262A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04132262A JPH04132262A JP25444590A JP25444590A JPH04132262A JP H04132262 A JPH04132262 A JP H04132262A JP 25444590 A JP25444590 A JP 25444590A JP 25444590 A JP25444590 A JP 25444590A JP H04132262 A JPH04132262 A JP H04132262A
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Links
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特に高耐圧ＭＯ
８ＦＥＴの製造方法に関するものである。
８ＦＥＴの製造方法に関するものである。
ＥＰＲＯＭなどに用いられる高耐圧ＭＯ８ＦＥＴには、
ゲート−ドレイン間に高耐圧が印加されることによる劣
化がある。
ゲート−ドレイン間に高耐圧が印加されることによる劣
化がある。
たとえばソース−ドレイン間のなだれ降伏およびそれに
伴なうホットエレクトロンのゲート酸化膜への注入など
である。
伴なうホットエレクトロンのゲート酸化膜への注入など
である。
そのため第２図に示すようにＰ型シリコン基板１の表面
にフィールド酸化膜２が形成され、ゲート酸化膜４の上
にポリシリコンからなるゲート電極５ａが形成され、そ
の両側に形成されたＮ型ソース８およびＮ型ドレイン９
の外に低濃度Ｎ型層１３が形成されて、ゲート電極５ａ
とＮ型ドレイン９とがオーバーラツプしないＬＤＤ構造
になっている。
にフィールド酸化膜２が形成され、ゲート酸化膜４の上
にポリシリコンからなるゲート電極５ａが形成され、そ
の両側に形成されたＮ型ソース８およびＮ型ドレイン９
の外に低濃度Ｎ型層１３が形成されて、ゲート電極５ａ
とＮ型ドレイン９とがオーバーラツプしないＬＤＤ構造
になっている。
またゲート酸化膜を厚く形成したＭＯＳＦＥＴも一部で
採用されている。
採用されている。
ＬＤＤ構造においてはゲート電極直下に高電圧が印加さ
れることを防止している。その反面ドレイン抵抗が増大
するという欠点をもっている。
れることを防止している。その反面ドレイン抵抗が増大
するという欠点をもっている。
印加される電圧が高くなればそれだけゲート電極から高
濃度ドレインを離すことになり、さらにドレイン抵抗が
増大する。
濃度ドレインを離すことになり、さらにドレイン抵抗が
増大する。
一部ゲート酸化膜を厚くすれば、ドレイン抵抗の問題は
生じない代りに、相互コンダクタンスが低下する。すべ
てのトランジスタを同一のゲート酸化膜で形成すれば、
高耐圧の不要なトランジスタの相互コンダクタンスまで
低下する。種類毎にゲート酸化膜を形成することは工程
を複雑にする欠点がある。
生じない代りに、相互コンダクタンスが低下する。すべ
てのトランジスタを同一のゲート酸化膜で形成すれば、
高耐圧の不要なトランジスタの相互コンダクタンスまで
低下する。種類毎にゲート酸化膜を形成することは工程
を複雑にする欠点がある。
本発明の半導体装置の製造方法は、シリコン基板の一主
面にフィールド酸化膜を形成する工程と、ソース−ドレ
イン予定領域の前記フィールド酸化膜を除去し前記ソー
ス−ドレイン間に前記フィールド酸化膜を残す工程と、
ゲート酸化膜を形成する工程と、前記ソース−ドレイン
間の前記フ、イールド酸化膜の上からソースおよびドレ
インのうち１つに接する前記ゲート酸化膜の上に連なる
ポリシリコンからなるゲート電極を形成する工程とを含
むものである。
面にフィールド酸化膜を形成する工程と、ソース−ドレ
イン予定領域の前記フィールド酸化膜を除去し前記ソー
ス−ドレイン間に前記フィールド酸化膜を残す工程と、
ゲート酸化膜を形成する工程と、前記ソース−ドレイン
間の前記フ、イールド酸化膜の上からソースおよびドレ
インのうち１つに接する前記ゲート酸化膜の上に連なる
ポリシリコンからなるゲート電極を形成する工程とを含
むものである。
本発明の一実施例について、第１図（ａ）〜（ｆ）を参
照して説明する。
照して説明する。
はじめに第１図（ａ）に示すように、Ｐ型シリコン基板
１の表面にＬＯＧＯ５選択酸化法によりフィールド酸化
膜２を形成し、ソース−ドレイン予定領域に開口を設け
るためのレジスト３を形成する。
１の表面にＬＯＧＯ５選択酸化法によりフィールド酸化
膜２を形成し、ソース−ドレイン予定領域に開口を設け
るためのレジスト３を形成する。
つぎに第１図（ｂ）に示すように、レジスト３をマスク
としてフィールド酸化膜２を選択エツチングしてから、
レジスト３を除去する。このときドレイン寄りに第２の
ゲート酸化膜となるフィールド酸化膜２ａが残されてい
る。
としてフィールド酸化膜２を選択エツチングしてから、
レジスト３を除去する。このときドレイン寄りに第２の
ゲート酸化膜となるフィールド酸化膜２ａが残されてい
る。
つぎに第１図（Ｃ）に示すように、熱酸化によりゲート
酸化膜４を形成し、ポリシリコン５を堆積してからゲー
ト電極を形成するためのレジスト６を形成する。
酸化膜４を形成し、ポリシリコン５を堆積してからゲー
ト電極を形成するためのレジスト６を形成する。
つぎに第１図（ｄ）に示すように、レジスト６をマスク
としてポリシリコン５およびゲート酸化膜４を選択エツ
チングしてゲート電極５ａを形成し、レジスト６を除去
する。
としてポリシリコン５およびゲート酸化膜４を選択エツ
チングしてゲート電極５ａを形成し、レジスト６を除去
する。
つぎに第１図（ｅ）に示すように、レジスト７を形成し
てから砒素または燐などのＮ型不純物ををイオン注入し
て、Ｎ型ソース８およびＮ型ドレイン９を形成する。
てから砒素または燐などのＮ型不純物ををイオン注入し
て、Ｎ型ソース８およびＮ型ドレイン９を形成する。
つぎに第１図（ｆ）に示すように、レジスト７を除去し
て層間絶縁膜１０を形成したのち、ソース電極１１およ
びドレイン電極１２を形成してＮチャネルＭＯ８ＦＥＴ
の素子部が完成する。
て層間絶縁膜１０を形成したのち、ソース電極１１およ
びドレイン電極１２を形成してＮチャネルＭＯ８ＦＥＴ
の素子部が完成する。
本実施例においてはドレイン寄りにフィールド酸化膜を
設けてドレイン耐圧を高めたが、反対にソース寄りにフ
ィールド酸化膜を設けてソース耐圧を高めることもでき
る。
設けてドレイン耐圧を高めたが、反対にソース寄りにフ
ィールド酸化膜を設けてソース耐圧を高めることもでき
る。
Ｐ型シリコン基板にＮ型不純物をイオン注入する代りに
、Ｎ型シリコン基板に硼素などのＰ型不純物をイオン注
入することにより、Ｐチャネル型ＭＯ８ＦＥＴを形成す
ることもできる。
、Ｎ型シリコン基板に硼素などのＰ型不純物をイオン注
入することにより、Ｐチャネル型ＭＯ８ＦＥＴを形成す
ることもできる。
ゲート酸化膜に隣接してフィールド酸化膜を残すことに
より、電界集中を緩和することができ、ホットキャリア
のゲート酸化膜へのトラップを防止することができる。
より、電界集中を緩和することができ、ホットキャリア
のゲート酸化膜へのトラップを防止することができる。
またゲート酸化膜の厚さは、高耐圧の不要なトランジス
タに合せて形成されるため、これらのトランジスタの特
性を犠牲にする必要はない。
タに合せて形成されるため、これらのトランジスタの特
性を犠牲にする必要はない。
さらにフィールド酸化膜の一部を残すだけで容易に実現
できるという効果がある。
できるという効果がある。
第１図（ａ）〜（ｆ）は本発明の一実施例を工程順に示
す断面図、第２図は従来技術による高耐圧ＭＯ５ＦＥＴ
を示す断面図である。 １・・・Ｐ型シリ′コン基板、２，２ａ・・・フィール
ド酸化膜、３・・・レジスト、４・・・ゲート酸化膜、
５・・・ポリシリコン、５ａ・・・ゲート電極、６，７
・・・レジスト、８・・・Ｎ型ソース、９・・・Ｎ型ド
レイン、１゜・・・層間絶°縁膜、 １・・・ソース電極、 ２・・・ドレイ ン電極、 ３・・・低濃度Ｎ型層。
す断面図、第２図は従来技術による高耐圧ＭＯ５ＦＥＴ
を示す断面図である。 １・・・Ｐ型シリ′コン基板、２，２ａ・・・フィール
ド酸化膜、３・・・レジスト、４・・・ゲート酸化膜、
５・・・ポリシリコン、５ａ・・・ゲート電極、６，７
・・・レジスト、８・・・Ｎ型ソース、９・・・Ｎ型ド
レイン、１゜・・・層間絶°縁膜、 １・・・ソース電極、 ２・・・ドレイ ン電極、 ３・・・低濃度Ｎ型層。
Claims (1)
- シリコン基板の一主面にフィールド酸化膜を形成する工
程と、ソース−ドレイン予定領域の前記フィールド酸化
膜を除去し前記ソース−ドレイン間に前記フィールド酸
化膜を残す工程と、ゲート酸化膜を形成する工程と、前
記ソース−ドレイン間の前記フィールド酸化膜の上から
ソースおよびドレインのうち１つに接する前記ゲート酸
化膜の上に連なるポリシリコンからなるゲート電極を形
成する工程とを含むことを特徴とする半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25444590A JPH04132262A (ja) | 1990-09-25 | 1990-09-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25444590A JPH04132262A (ja) | 1990-09-25 | 1990-09-25 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04132262A true JPH04132262A (ja) | 1992-05-06 |
Family
ID=17265107
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25444590A Pending JPH04132262A (ja) | 1990-09-25 | 1990-09-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04132262A (ja) |
-
1990
- 1990-09-25 JP JP25444590A patent/JPH04132262A/ja active Pending
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