JPH04130777A - 薄膜トランジスタの製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は薄膜トランジスタの製造方法に関するものであ
る。

〔従来の技術〕

薄膜トランジスタ（Ｔ　Ｐ　Ｔ）は、ゲート電極と、ゲ
ート絶縁膜と、半導体層と、ソース、ドレイン電極とか
らなっており、この薄膜トランジスタには、逆スタガー
型、逆スタガ−型、スタガー型、コプラナー型のものか
ある。

この薄膜トランジスタは、従来、次のような製造方法で
製造されている。

第６図は従来の薄膜トランジスタの製造方法を示す製造
工程図であり、ここでは、ＴＰＴアクティブマトリック
ス型液晶表示素子の画素電極選択用薄膜トランジスタを
製造する場合の工程を示している。なお、この工程で製
造される薄膜トランジスタは、逆スタガー型のものであ
る。

［工程１］ まず、ガラス基板上に、Ｃｒ（クロム）、Ｔａ（タンタ
ル）、Ｍｏ（モ刀ブデン）等の硬質金属からなるゲート
金属膜を蒸着装置またはスパッタ装置により成膜する。

このゲート金属膜の成膜温度は１００〜２００℃である
。この後、このゲ−ト金属膜をパターニングしてゲート
電極およびゲート配線を形成する。

［工程２コ 次に、上記基板上に、Ｓｉ　Ｎ　（窒化シリコン）膜を
プラズマＣＶＤ装置により成膜し、ゲート絶縁膜を形成
する。このＳｉＮ膜は、膜質か緻密でかつ絶縁破壊耐圧
の高いゲート絶縁膜を得るため、成膜温度を３００〜３
５０℃、ＲＦ放電のパワー密度を１２０〜１３０　ｍ　
Ｗ　／　ｃ　ｍ　２に制御して成膜されている。

［工程３］ 次に、上記ゲート絶縁膜（ＳｉＮ膜）の上に、半導体層
として、ａ−５ｔ　　（アモルファスシリコン）層をプ
ラズマＣＶＤ装置により成膜する。このａ−８ｔとして
は水素化ａ−５ｊ　　（ａ−５ｉ　　：Ｈ）が用いられ
ており、このａ−３ｉ層は、約２５０℃の成膜温度で、
ＲＦ放電のパワー密度を４０〜５０　ｍ　Ｗ　／　ｃ　
ｍ　２に制御して成膜されている。このように約２５０
℃の成膜温度でａ−３コ層を成膜しているのは、その成
膜温度を高くすると、ａ−５ｉ中の水素量か少なくなっ
て半導体特性か想くなり、また成膜温度を低くすると、
成膜されたａ−５ｉ膜の膜質か悪くなるためである。

［工程４］ 次に、上記ａ−８ｉ層の上に、オーミックコンタクト層
として、ｎ　　−ａ−３ｊ　　（ｎ型不純物をトープし
たアモルファスシリコン）層をプラズマＣ’Ｖ　Ｄ装置
により成膜する。このｎ”−ａ−５ｉ層も、ａ−５ｉ層
と同し成膜条（＃−（成膜温度、約２５０℃、ＲＦ放電
パワー密度；４０〜５０ｍＷ／ｃｍ２）で成膜されてい
る。

Ｃ工程５コ 次に、上記ｎ−−ａ−３ｉ層の上に、Ｃｒ等からなるソ
ース、ドレイン金属膜を蒸着装置またはスパッタ装置に
より成膜する。この金属膜の成膜温度は１００〜２００
℃である。この後、このソース　トレイン金属膜とその
下のｎ”−ａ−３ｉ層およびａ−５コ層を半導体層の形
状にパターニングし、さらに上記ソース、ドレイン金属
膜とｎ”−ａ−５ｉ層とを、ソース電極とトレイン電極
とに分離する。

［工程６コ 次に、画素電極となる透明導電膜、例えばＩＴＯ＠を、
蒸着装置またはスパッタ装置により成膜する。このＩＴ
Ｏ膜の成膜温度は１００〜２００℃である。この後、こ
のＩＴＯ膜をパターニングして、−側縁部か前記ソース
電極の上に重なった画素電極を形成する。

［工程７コ 次に、ゲート配線とドレイン配線との間を絶縁する層間
絶縁膜として、ＳｉＮ膜をプラズマＣＶＤ装置により成
膜する。この層間絶縁膜も、ゲート絶縁膜と同じ成膜条
件（成膜温度；３００〜３５０℃、ＲＦ放電パワー密度
；１２０〜１３０ｍＷ／ｃｍ２）で成膜されている。こ
の後、この層間絶縁膜に、前記ドレイン電極に達するコ
ンタクト孔を穿設する。

［工程８］ 次に、上記層間絶縁膜の上に、Ｔｉ　　（チタン）と１
　　（アルミニウム）とを蒸着装置またはスパッタ装置
により順次成膜する。このＴｉおよびＡβの成膜温度は
１００〜２００℃である。この後、Ｔｉと八ρとの二層
膜をパターニングして、前記コンタクト孔においてドレ
イン電極に接続されたトレイン配線を形成する。

［工程９コ 次に、保護絶縁膜としてＳｉＮ膜をプラズマＣＶＤ装置
により成膜し、薄膜トランジスタを完成する。なお、こ
の保護絶縁膜も、成膜温度３００〜３５０℃、ＲＦ放電
パワー密度：１２０〜１３０　ｍＷ／　ｃ　〜２で成膜
されている。

なお、上記製造工程は逆スタガー型薄膜トランジスタの
製造工程であるか、逆スタガ−型、スタガー型、コプラ
ナー型の薄膜トランジスタも、従来は、ゲート絶縁膜お
よび半導体層を第６図に示した成膜条件で成膜し、また
ゲート電極とソース、トレイン電極とを、Ｃｒ　、Ｔａ
　、Ｍｏ等の硬質金属で形成している。

〔発明が解決しようとする課題〕

しかし、このようにゲート電極とソース　ドレイン電極
とをＣｒ、Ｔａ、Ｍｏ等の硬質金属で形成したのでは、
これら硬質金属か高価であるため、薄膜トランジスタの
製造コストか高くなってしまうし、また上記硬質金属は
抵抗値か高いため、ケト電極およびソース、ドレイン電
極での電圧降下か大きくて、薄膜ｌ・ランジスタの動作
特性（特に応答特性）を低下させてしまう。

そこで、従来から、ゲート電極およびソースドレイン電
極に、安価でかつ抵抗値も低いＡｊ）を使用することか
検討されているか、このＡ、Ｑの膜は、これを数百度で
熱処理すると、その表面か荒れてヒロックと呼ばれる突
起か発生するという問題をもっている。

このため、例えば前述ｊ、た製造工程で製造される逆ス
タガー型薄膜トランジスタのゲート電極を八Ａｌで形成
したのでは、次のゲート絶縁膜（ＳｔＮ膜）の成膜時に
、上記ゲート電極（Ａｇ膜）の表面にヒロックが発生し
、このヒロックの影響でゲート絶縁膜に欠陥か発生して
、ゲート電極と半導体層およびソース、トレイン電極と
の間が短絡してしまう。これは、逆スタガ−型、スタガ
型、コプラナー型の薄膜トランジスタても同様であり、
これらの薄膜トランジスタにおいても、ケト絶縁膜（Ｓ
ｉ　Ｎ膜）の成膜前に形成する下部電極（逆コプラナー
型薄膜トランジスタではゲート電極、スタカー型および
コブラナー型薄膜トランジスタではソース、ドレイン電
極）をＡｇて形成したのでは、後工程てゲート絶縁膜（
Ｓｉ　Ｎ膜）を成膜したときに、上記電極（Ａｇ膜）の
表面番こヒロックが発生して、成膜されたゲート絶縁膜
に欠陥を発生させる。なお、前述した逆スタガー型薄膜
トランジスタの製造工程では、ソース、トレイン電極を
形成した後、その上に層間絶縁膜（Ｓｔ　Ｎ膜）を形成
し、この層間絶縁膜そのトレイン配線を形成しているた
め、上記ソース、ドレイン電極をＡ、９て形成すると、
層間絶縁膜の成膜時にソース、ドレイン電極（ｌ膜）の
表面にヒロックが発生して、層間絶縁膜に欠陥を発生さ
せてしまう。たたし、前述した製造工程では、トレイン
配線をＴｉとＡ、ｉｌｌとの二層金属膜で形成している
ため、保護絶縁膜（Ｓｉ　Ｎ膜）を成膜する際に、ドレ
イン配線の表面（ＡＦ膜の表面）にヒロックが発生して
保護絶縁膜に欠陥を発生させるか、この保護絶縁膜には
、ゲート絶縁膜のような絶縁の信頼性は要求されないた
め、この保護絶縁膜の欠陥は無視されている。

このため、従来は、ゲート電極およびソース。

トレイン電極をＡｇで形成することは不可能とされてい
た。

本発明は上記のような実情にかんがみてなされたもので
あって、その目的とするところは、ケト電極とソース、
トレイン電極とのうち少なくともゲート絶縁膜の成膜前
に形成する下部電極を、安価でかつ抵抗値も低い金属で
形成して、薄膜トランジスタの製造コストを低減すると
ともにその動作特性を良くし、しかもこの下部電極の形
成後に成膜されるゲート絶縁膜の成膜時に上記下部電極
の表面にヒロックを発生させないようにして、このヒロ
ックによるゲート絶縁膜の欠陥発生をなくすとともに、
このゲート絶縁膜に十分な絶縁破壊耐圧をもたせること
ができる、薄膜トランジスタの製造方法を提供すること
にある。

〔課題を解決するための手段〕

本発明は、ゲート電極とソース、ドレイン電極とのうち
、少な（ともゲート絶縁膜の成膜前に形成する下部電極
を、Ｔ］を２，２ｗｔ％帽１％）以上含有したＴｉ含有
ＡＩで形成するとともに、前記ゲート絶縁膜となるＳｊ
Ｎ膜を、プラズマＣＶＤ装置により、成膜温度を２５０
〜２７０℃、ＲＦ放電のパワー密度を６０〜１００ｍＷ
／ｃｍ２に制御して成膜することを特徴とするものであ
る。

〔作用〕

すなわち、本発明は、ゲート電極とソース、ドレイン電
極とのうち、少なくともゲート絶縁膜の成膜前に形成す
る下部電極を、純へＡｌではなく、八ΩにＴｉを含有さ
せた金属（Ｔｉ含含有八ツで形成したものであり、この
Ｔｉ含有Ａ、＆は、純Ａｊ）よりは僅かながら価格およ
び抵抗値か高いが、従来使用されているＣｒ、Ｔ、Ｍｏ
等の硬質金属に比べれば、はるかに安価でかつ抵抗値も
低いｔ。

め、二のＴｉ含有Ａｇで上記下部電極を形成すｔば、薄
膜トランジスタの製造コストを低減すＺとともにその動
作特性を良くすることができる。

また、上記Ｔｉ含有Ａｇは、ＴＩを含んでいるため、熱
処理時の膜表面の荒れは小さくなる。そして、本発明で
は、ゲート絶縁膜となるＳｉＮ膜を２５０〜２７０℃の
比較的低い成膜温度で成膜しているため、上記下部電極
をＴｉ含有量か２．２ｗｔ％以上のＴｉ含有Ｊｌで形成
しておけば、ゲート絶縁膜の成膜時に下部電極の表面に
ヒロックが発生することはなく、したかって、上記ヒロ
ックによるゲート絶縁膜の欠陥発生をなくすことができ
る。なお、半導体層の成膜温度は約２５０℃であり、し
たがって、上記下部電極の形成後に半導体層を成膜する
場合でも、この半導体層の成膜時に下部電極の表面にヒ
ロックが発生することはない。しかも、本発明では、ゲ
ート絶縁膜となるＳｊＮ膜をプラズマＣＶＤ装置により
成膜する際こ、ＲＦ放電のパワー密度を６０６０−１Ｏ
０／ｃｍ２に制御しているため、成膜温度か約２５０℃
〜２７０℃と低くても、上記ゲート絶縁膜に十分な絶縁
破壊耐圧をもたせることかできる。

〔実施例〕

以下、本発明の一実施例を第１図〜第５図を２照して説
明する。

第１図は薄膜トランジスタの製造方法を示す製造工程図
であり、第２図は製造された薄膜トランジスタの断面図
である。なお、この薄膜トランジスタは、ＴＰＴアクテ
ィブマトリックス型液晶表示素子の画素電極選択用薄膜
トランジスタてあり、その構造は逆スタガー型である。

まず、製造された薄膜トランジスタの構造を説明すると
、第２図において、ｌはガラスからなる透明基板であり
、画素電極２および薄膜トランジスタ３はこの基板１上
に形成されている。上記薄膜トランジスタ３は、基板１
上に形成されたゲート電極４およびゲート配線（図示せ
ず）と、このゲート電極４およびゲート配線を覆って基
板１上に形成されたＳｔＮからなる透明なゲート絶縁膜
５と、このゲート絶縁膜５の上に前記ゲート電極４と対
向させて形成されたａ−８ｉからなる半導体層６と、こ
の半導体層６の両側部の上に、ｎ＋〜ａ−５ｉからなる
オーミックコンタクト層（以下コンタクト層という）７
を介して形成されたソース電極８およびドレイン電極９
とがらなっており、上記ソース電極８にはＩＴＯ等の透
明導電膜からなる画素電極２か接続されている。この画
素電極２は、ゲート絶縁膜５の上に形成されておりその
一側縁部を前記ソース電極８の上に重ねて形成すること
によってソース電極８に接続されている。また、上記半
導体層６およびソース　ドレイン電極８，９は、ドレイ
ン配線１１の形成領域全体にわたって形成したＳｉＮか
らなる層間絶縁膜１０で覆われており、ドレイン配線１
１は上記層間絶縁膜１０の上に形成され、この層間絶縁
膜１０に設けたコンタクト孔１０ａにおいて前記ドレイ
ン電極に接続されている。なお、１２は上記ドレイン配
線１１を覆う保護絶縁膜であり、この保護絶縁膜１２も
ＳｊＮで形成されている。

そして、前記ゲート電極４およびゲート配線は、八ρに
Ｔｉを含有させたＴｉ含有Ａｌ）で形成されている。こ
のＴｉ含有ＡｇのＴｉ含有量は、２．２ｗｔ％以上とさ
れている。また、この実施例では、ドレイン配線］１も
、Ｔｉ含有量が２．２ｗｔ％以上のＴｉ含有Ａｌで形成
している。

なお、ソース、ドレイン電極８，９は、ｎ”　−ａ−８
ｉからなるコンタクト層７とのオーミックコンタクト性
のよい、Ｃｒ等の金属で形成されている。

次に、上記薄膜トランジスタの製造方法を第１図を参照
して説明する。

［工程１］ ます、ガラス基板１上に、Ｔ１含有量が２．２ｗｔ％以
上のＴｉ含有Ａｌからなるゲート金属膜を蒸着装置また
はスパッタ装置により成膜する。

このゲート金属膜の成膜温度は１００〜２００”Ｃであ
る。この後、このゲート金属膜をバターニングしてゲー
ト電極４およびゲート配線を形成する。

〔工程２〕 次に、上記基板１上に、ＳｉＮ膜をプラズマＣＶＤ装置
により成膜し、ゲート絶縁膜５を形成する。このＳｉＮ
膜は、成膜温度を２５０〜２７０℃、ＲＦ放電のパワー
密度を６０〜１００ｍＷ／ｃｍ２に制御して成膜する。

［工程３］ 次に、上記ゲート絶縁膜（ＳｉＮ膜）５の上に、半導体
層６として、ａ−８ｉ（アモルファスシリコン）層をプ
ラズマＣＶＤ装置により成膜する。

このａ−８ｉとしては水素化ａ−８ｔ（ａ−３ｉＨ）を
用い、約２５０℃の成膜温度て、ＲＦ放電のパワー密度
を４０〜５０　ｍ　Ｗ　／　ｃ　ｍ　２に制御して成膜
する。このように約２５０℃の成膜温度てａ−３ｉ層を
成膜しているのは、その成膜温度を高くすると、ａ−５
ｉ中の水素量が少なくなって半導体特性か悪くなるから
である。

［工程４］ 次に、上記ａ−８ｉ層の上に、コンタクト層７として、
ｎ“−ａ−３ｉ層をプラズマＣＶＤ装置により成膜する
。このｎ′″−ａ−５ｉ層も、ａＳｉ層と同し成膜条件
（成膜温度；約２５０℃、ＲＦ放電パワー密度＋　４０
−０−５Ｏ／ｃｍ２）で成膜する。

［工程５］ 次に、上記ｎ−ａ−３ｔ層の上に、Ｃ「等からなるソー
ス、ドレイン金属膜を蒸着装置またはスパッタ装置によ
り成膜する。この金属膜の成膜温度は１００〜２００℃
である。この後、このソース　ドレイン金属膜とその下
のｎ”−ａ−５上層およびａ−８ｉ層を半導体層６の形
状にパターニングし、さらに上記ソース、トレイン金属
膜とｎ−−ａ−５上層とを、ソース電極８とトレイン電
極９とに分離する。

［工程６］ 次に、画素電極２となる透明導電膜、例えばＩＴＯ膜を
、蒸着装置またはスパッタ装置により成膜する。このＩ
ＴＯ膜の成膜温度は１００〜２００℃である。この後、
このＩＴＯ膜をパタニングして、−側縁部が前記ソース
電極８の上に重なった画素電極２を形成する。

［工程７コ 次に、ゲート配線とトレイン配線１１との間を絶縁する
層間絶縁膜１０として、ＳｉＮ膜をプラズマＣＶＤ装置
により成膜する。この層間絶縁膜も、ゲート絶縁膜５と
同し成膜条件（成膜温度；２５０〜２７０℃、ＲＦ放電
パワー密度；６０〜１００ｍＷ／ａｍ２）で成膜する。

この後、この層間絶縁膜１０に、前記ドレイン電極９に
達するコンタクト孔１０ａを穿設する。

［工程８コ 次に、上記層間絶縁膜１０の上に、Ｔｉ含有量か２．２
ｗｔ％以上のＴｉ含有Ａｇからなるトレイン配線金属膜
を蒸着装置またはスパッタ装置により成膜する。このド
レイン配線金属膜の成膜温度は１００〜２００℃である
。この後、前記トレイン配線金属膜をパターニングして
、前記コンタクト孔１１ａにおいてドレイン電極９に接
続されたトレイン配線１１を形成する。

［工程９］ 次に、保護絶縁膜１２としてＳｉＮ膜をプラズマＣＶＤ
装置により成膜し、薄膜トランジスタ３を完成する。な
お、この保護絶縁膜１２も、成膜温度；２５０〜２７０
℃、ＲＦ放電パワー密度；６０〜１００　ｍ　Ｗ　／　
ｃ　ｍ　２て成膜する。

この薄膜トランジスタの製造方法においては、ゲート絶
縁膜５の成膜前に形成するゲート電極４およびゲート配
線を、純へＡｌではなく、ＡｇにＴｉを含有させた金属
（Ｔｉ含有Ａｇ）で形成しており、このＴｉ含有Ａｇは
、純Ａ、Ｑよりは僅かなから価格および抵抗値が高いが
、従来使用されているＣｒ、Ｔ、Ｍｏ等の硬質金属に比
へれば、はるかに安価でかつ抵抗値も低いため、このＴ
ｉ含有Ａｇで上記電極を形成すれば、薄膜トランジスタ
の製造コストを低減するとともにその動作特性を良くす
ることができる。

また、上記Ｔｉ含有ＡΩは、Ｔ１を含んでいるため、熱
処理時の膜表面の荒れは小さくなる。そして、上記製造
方法では、ゲート絶縁膜５となるＳｉＮ膜を２５０〜２
７０℃の比較的低い成膜温度で成膜しているため、上記
ゲート電極４およびゲート配線を、ＴｉａＨ二か２゜２
　Ｗ　ｔ　９ｏ以上のＴｉ含何ＡＡｌで形成しておけば
、ゲート絶縁膜５の成膜時に、ゲート電極４およびゲー
ト配線の表面にヒロックか発生することはない。

すなわち、第３図は、純Ａｇ膜と、Ｔ１含有量か異なる
各種Ｔ＋含有ＡΩ膜について、これらを２５０〜２７０
℃で熱処理し、その後の膜表面の状態を測定した結果を
示している。なお、上記熱処理は、純へΩ膜またはＴｉ
含有ＡΩ膜を形成した基板を、プラズマＣＶＤ装置によ
り、ゲート絶縁膜５の成膜時と同様に加熱して行なった
。

この第３図に示すように、Ｔｉ含有量か０％の純Ａｇ膜
は、２５０〜２７０℃の熱処理でも膜表面かかなり荒れ
、高い比率でヒロックａか発生した。また、Ｔｉ含有量
か１，３ｗｔ％のＴｉ含有ＡＩ膜は、膜表面の荒れは純
１膜に比べてかなり少なくなったが、それでも、僅かな
からヒロックａの発生か認められた。これに対し、Ｔｉ
含有量が２．２ｗｔ％のＴｉ含有ＡΩ膜は、膜表面の荒
れはほとんとなく、ヒロックの発生は全く認めらなかっ
た。これはＴｉ含を量か２．７ｗ１９（、，５６ｗｔ”
ｏのＴｉ含含有ｇ膜においても同様であり、またＴｉ含
有量か多いＴ１含有ＡＦ膜はど、膜表面は平滑であった
。

このように、上記製造方法によれば、ゲート絶縁膜５の
成膜時に、ゲート電極４およびゲート配線の表面にヒロ
ックか発生することはなく、シたかって、上記ヒロック
によるゲート絶縁膜５の欠陥発生をなくすことかできる
。なお、上記製造方法では、ゲート絶縁膜５の成膜後に
、半導体層（ａ−Ｓｉ層）６とコンタクト層（ｎ”　−
ａＳｉ層）７を成膜し、さらに、層間絶縁膜１０と保護
絶縁膜１２（いすねもＳｉＮ膜）を成膜しているか、上
記半導体層６とコンタクト層７の成膜温度は約２５０℃
であり、また、層間絶縁膜１０および保護絶縁膜１２の
成膜温度はいずれもゲート絶縁膜５の成膜温度と同し２
５０〜２７０℃であるから、これらの成膜時に、ゲート
電極４およびゲート配線の表面にヒロックか発生するこ
とはない。

なお、第３図には示していないが、Ｔｉ含有量か２．０
ｗｔ％のＴｉ含有ＡΩ膜も、膜表面の荒れはほとんどな
く、ヒロックの発生も認めらなかった。したがって、Ｔ
ｉ　含有Ａｇ膜のＴｉ含有量は２．Ｑｗｔ％以上であれ
ば、２５０〜２７０℃の熱処理に十分耐えられるが、上
記製造方法では、安全性を見込んで、Ｔｉ含有ＡＩ膜の
Ｔｉ含有量を２．２ｗｔ％以上とした。また、上記Ｔｉ
含含有Ω膜は、そのＴｉ含有量が多いほど熱処理後の表
面状態がよいか、Ｔｉ含有量を多くすることは、Ｔ＋含
有Ａ、ｌ）膜の価格および抵抗値の増大につながるから
、ＴＩ含有Ａ１１膜のＴｉ含有量は、できるたけ少なく
するのか望ましい。また、ゲート絶縁膜５と層間絶縁膜
１０および保護絶縁膜１２の成膜温度は、２５０℃より
低くすることも可能であるが、半導体層６は、良好な半
導体特性および膜質を得るために約２５０℃の成膜温度
で成膜されるため、上記各絶縁膜５，１０．１２の成膜
温度を２５０℃より低くしても、ゲート電極４およびゲ
ート配線は、半導体層６の成膜時に約２５０℃に加熱さ
れる。したかって、ゲート電極４およびゲート配線とな
るＴｉ含有ＡΩ膜のＴｉ含有量は、約２５０℃に加熱し
てもヒロックを発生しない量（２，２ｗｔ％以上）とす
る必要かある。このため、上記製造方法では、上記Ｔｆ
含有１膜のＴｉ含有量を２．２ｗｔ％以上とし、またゲ
ート絶縁膜５と層間絶縁膜］０および保護絶縁膜１２を
、半導体層６の成膜温度と同しかそれより僅かに高い２
５０〜２７０℃の成膜温度で成膜している。

しかも、上記製造方法では、ゲート絶縁膜５となるＳｉ
Ｎ膜をプラズマＣＶＤ装置により成膜する際に、ＲＦ放
電のパワー密度を６０〜１００ｍ　Ｗ　／　ｃ　ｍ　２
に制御しているため、成膜温度が約２５０℃〜２７０℃
と低（でも、ゲート絶縁膜５に十分な絶縁破壊耐圧をも
たせることかできる。

すなわち、第４図は、 成　　膜　　温　　度　、　　２５０〜２７０℃プロセ
スガス：　　５ｊＨ４３０ＳＣＣＭＮ　Ｈ３６０ＳＣＣ
Ｍ Ｎ２　　　　３９０ＳＣＣＭ 圧　　　　　　　　力　；　　　０．　５ＴｏｒｒＲＦ
放電周波数；　　１３．５６ＭＨｚ放電パワー密度；　
　８４ｍＷ／ｃｍ２の成膜条件で成膜したＳｉＮ膜の絶
縁破壊耐圧ヒストクラムを示し、第５図は上記成膜条件
のうち、放電パワー密度だけを１２７ｍＷ／ａｍ２に変
えて成膜したＳｉＮ膜の絶縁破壊耐圧ヒストグラムを示
している。

第５図の絶縁破壊耐圧ヒストグラムのように、成膜温度
を２５０〜２７０℃とした場合、放電パワー密度を１２
７　ｍ　Ｗ　／　ｃ　ｍ　２に制御して成膜されたＳｉ
Ｎ膜は、３　Ｍ　Ｖ　／　ｃ　ｍ　２以下の弱い印加電
界強度で発生するＡモート不良（ピンホールによる初期
不良）か、Ｉ　Ｆｌ／Ｉ　Ｖ　／　ｃ　ｍ　２で約５９
６，２Ｍ　Ｖ　／　ｃ　ｍ　’で約２．５％と大きな比
率で発生し、また３ＭＶ／ｃｍ２より大きな印加電界強
度で発生するＢモード不良（ウィークスポットによる不
良）か、５　ＰｖＩ　Ｖ　／　ｃ　ｍ　２て約５　、２
．６．６Ｍｖ／ｃｍ２て約１４．３９（＋とがなり大き
な比率で発生した。なお、第５図には放電パワー密度を
１２７ｍ　Ｗ　／　ｃ　ｍ　２に制御して成膜したＳｉ
Ｎ膜の絶縁破壊耐圧ヒストグラムを示したか、成膜温度
を２５０〜２７０℃とした場合は、放電パワー密度を１
２０−１３０ｍＷ／ｃｍ２の範囲で変えても、成膜され
たＳｉＮ膜は、第５図とほぼ同様な絶縁破壊耐圧を示し
た。

このように成膜されたＳｉＮ膜の絶縁破壊耐圧が悪くな
るのは、１２０〜１３０ｍＷ／ｃｍ２の高い放電パワー
密度でＳｉＮ膜を成膜すると、特に成膜初期に、ＳｉＮ
が散在状態（板面にスプレィで水を吹き付けたときの水
滴の付着状態に似た状態）で不均一に堆積し、そのため
にＳｉＮ膜の成長の度合か不均一になって、ピンホール
やライクスポット等の欠陥か多くなるからではないかと
考えられる。そして、従来の薄膜トランジスタの製造方
法のようにＳｉＮ膜を約３５０℃の高温で成膜すれば、
成膜さｔ、るＳｉＮ膜は、ピンホールやウィークスポッ
ト等の欠陥のない緻密な膜となるため、その絶縁破壊耐
圧は十分であるか、成膜温度か２５０〜２７０℃程度て
は、ＳｉＮ膜の膜質を緻密にすることはてきないため、
上記欠陥か発生して絶縁破壊耐圧か低下してしまう。

一方、２５０〜２７０℃の成膜温度で、放電パワー密度
を８４　ｍ　Ｗ　／　ｃ　ｍ　２に制御してＳｉＮ膜に
ついて、その絶縁破壊耐圧を測定したところ、このＳｉ
Ｎ膜の絶縁破壊発生率は第４図の通りであった。

この第４図の絶縁破壊耐圧ヒストグラムのように、成膜
温度を２５０〜２７０℃とした場合でも、放電パワー密
度を８４ｍＷ／ｃｍ２に制御して成膜されたＳｉＮ膜は
、３Ｍ■／ｃｍ２以下の弱い印加電界強度で発生するＡ
モード不良はほぼ完全に無くなっており、また３　Ｍ　
Ｖ　／　ｃ　ｍ　２より大きな印加電界強度で発生する
Ｂモード不良も、５Ｍ　Ｖ　／　ｃ　ｍ　２て約０．４
％、６ＭＶ／ｃｍ２て約０．６９６と極めて小さい比率
でしか発生しなかった。

これは、ＲＦ放電のパワー密度か８４ｍ　Ｗ　／　ｃｍ
２程度に低くすると、成膜初期におけるＳｉＮの堆積状
態か平均化されるとともに、ＳｉＮ膜がゆっくりと成長
して、その成長の度合が均一になるからではないかと考
えられる。そして、このようにＳｉＮ膜か均一に成長す
れば、ピンホールやウィクスポノト等の欠陥はほとんど
発生しなくなるから、その成膜温度が２５０℃と低く、
したがってＳｉＮ膜の膜質を緻密にすることができなく
ても、このＳｉＮ膜の絶縁破壊耐圧を十分高くすること
かできる。なお、ここでは、ＲＦ放電のパワ密度を８４
　ｍ　Ｗ　／　ｃ　ｍ　２としたか、この放電パワー密
度は、６０６０−１Ｏ０／ｃｍ２の範囲であればよく、
この範囲の放電パワー密度で成膜されたＳｉＮ膜は、そ
の成膜温度を２５０〜２７０°Ｃと低くじても、第４図
の絶縁破壊耐圧ヒストグラムとほぼ同様な絶縁破壊耐圧
を示す。

このように、上記成膜条件で成膜されたゲート絶縁膜（
ＳｉＮ膜）は、十分な絶縁破壊耐圧をもっている。

これは、層間絶縁膜１０および保護絶縁膜１２において
も同様であり、上記製造方法では、層間絶縁膜１０およ
び保護絶縁膜１２となるＳｉＮ膜も、上記ゲート絶縁膜
５となるＳｉＮ膜と同し成膜条件で成膜しているため、
層間絶縁膜］０および保護絶縁膜１２にも、ゲート絶縁
膜５と同等の電極４と絶縁破壊耐圧をもたせることかで
きる。

したかって、上記製造方法で製造された薄膜トランジス
タは、半導体層６およびソース７　ドレイン電極８，９
との間の絶縁性、およびゲート配線とドレイン配線１１
との交差部における絶縁性か良好で、かつ保護絶縁膜１
２の絶縁性も良く、信頼性に優れている。

なお、上記実施例では、ドレイン配線１１をＴｉ含有Ａ
Ωて形成しているか、このトレイン配線１１は、ソース
、ドレイン電極８９と同しＣｒ等の硬質金属で形成して
もよく、その場合は、ソース、ドレイン電極８，９とド
レイン配線１１とを、ゲート電極５およびゲート配線と
同様に、同し金属膜をパターニングして形成してもよい
（この場合は層間絶縁膜１０は不要である）。また、前
記ソース、トレイン電極８，９は、Ｔｉ含ｑ量か２．　
２　Ｗ　ｔ　９ａ以上のＴ１含有八ρ膜で形成してもよ
い。たたし、この場合は、ノース　トレイン電極８，９
を、コシタクト層（ｎ”　−ａＳ１層）７との界面に、
上記コンタクト層７とのオーミックコンタクト性のよい
Ｃｒ等の金属薄膜を形成した二層膜とするのか望ましい
。なお、二のＣ「等の金属薄膜は、極く薄い膜でよいか
ら、ソース、ドレイン電極８，９を、Ｔｉ含有Ａｇ膜と
Ｃｒ等の金属薄膜との二層膜としても、その砒格および
抵抗値の増加は極めて僅かである。

さらに、上記実施例の薄膜トランジスタは、逆スタカー
型のものであるか、本発明は、逆コプラナー型、スタガ
ー型、コプラナー型の薄膜トランジスタにも適用できる
もので、その場合は、ゲート電極とソース、トレイン電
極とのうち、少なくともゲート絶縁膜の成膜前に形成す
る下部電極（逆コプラナー型ではゲート電極、スタガー
型およびコプラナー型ではソース、ドレイン電極）を、
Ｔｉを２．２Ｗｔ９６以上含有したＴ＋含有Ａ、ｌｌｌ
て形成するとともに、前記ゲート絶縁膜となるＳｉＮ膜
を、プラズマＣＶＤ装置により、成膜温度を２５０〜２
７０℃、ＲＦ放電のパワー密度を６０〜１００ｍＷ／ｃ
ｍ２に制御して成膜すればよい。

〔発明の効果〕

本発明によれば、ゲート電極とソース、ドレイン電極と
のうち少なくともゲート絶縁膜の成膜前に形成する下部
電極を、安価でかつ抵抗値も低い金属で形成して、薄膜
トランジスタの製造コストを低減するとともにその動作
特性を良くし、しかもこの下部電極の形成後に成膜され
るゲート絶縁膜の成膜時に上記下部電極の表面にヒロッ
クを発生させないようにして、このヒロックにょるケト
絶縁膜の欠陥発生をなくすとともに、このゲート絶縁膜
に十分な絶縁破壊耐圧をもたせることができる。

【図面の簡単な説明】

第１図〜第５図は本発明の一実施例を示したもので、第
１図は薄膜トランジスタの製造工程図、第２図は製造さ
れた薄膜トランジスタの断面図、第３図は純Ａｇ膜とＴ
ｉ含有量が異なる各種Ｔｉ含有Ａｇ膜についてこれらを
２５０〜２７０℃で熱処理した後の膜表面の状態を測定
した結果を示す図、第４図は２５０〜２７０℃の成膜温
度でＲＦ放電のパワー密度を６０〜１００ｍＷ／ｃｍ２
に制御して成膜したＳｉＮ膜の絶縁破壊耐圧ヒストグラ
ムを示す図、第５図は２５０℃の成膜温度でＲＦ放電の
パワー密度を高くして成膜したＳｉＮ膜の絶縁破壊耐圧
ヒストグラムを示す図である。第６図は従来の薄膜トラ
ンジスタの製造方法を示す製造工程図である。 １・・基板、２・・画素電極、３・・−薄膜トランジス
タ、４・・ゲート電極（Ｔｉ含有ＡΩ）、５・・・ケト
絶縁膜（Ｓｉ　Ｎ）　、６・・・半導体層（ａ−５ｊ）
、７・・コンタクト層（ｎ”　−ａ−５ｉ　）　、８・
・ソス電極（Ｃｒ）、９・・ドレイン電極（Ｃｒ）、１
０・・・層間絶縁膜（ＳｉＮ）　　　１１・・ドレイン
配線（Ｔｉ含有Ａ１１ｌ’）　　１２・・・保護絶縁膜
（Ｓｉ　Ｎ）。 出願人　　カシオ計算機株式会社 熱処理温度 ２５０〜２７０℃ 第３ 図 印加電界強度 ｆＭＶ／ｃｍ’） 第４ 図 第５図

Claims (1)

【特許請求の範囲】
1. ゲート電極と、ゲート絶縁膜と、半導体層と、ソース、
   ドレイン電極とからなる薄膜トランジスタの製造方法に
   おいて、前記ゲート電極と前記ソース、ドレイン電極と
   のうち、少なくとも前記ゲート絶縁膜の成膜前に形成す
   る下部電極を、Ｔｉを２．２ｗｔ％以上含有したＴｉ含
   有Ａｌで形成するとともに、前記ゲート絶縁膜となるＳ
   ｉＮ膜を、プラズマＣＶＤ装置により、成膜温度を２５
   ０〜２７０℃、ＲＦ放電のパワー密度を６０〜１００ｍ
   Ｗ／ｃｍ＾２に制御して成膜することを特徴とする薄膜
   トランジスタの製造方法。