JP2001036095A - 薄膜トランジスタおよびその製造方法 - Google Patents
薄膜トランジスタおよびその製造方法Info
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Abstract
(57)【要約】
【課題】 非晶質シリコンにソース・ドレイン電極にア
ルミを主成分とする金属を使用し、液晶ディスプレイ用
アクティブマトリックス基板として適用可能とした薄膜
トランジスタを得る。 【解決手段】 基板（１）上のゲート電極（２）を覆う
ようにゲート絶縁層（３）、真性非晶質シリコン半導体
層（４）、およびオーミックコンタクト層（５）を連続
して被覆し、ソースおよびドレイン電極（６，７）の形
成前に高周波スパッタエッチングを行うことによりオー
ミックコンタクト層（５）の表面自然酸化膜を除去す
る。自然酸化膜を除去後にゲート絶縁層（３）およびオ
ーミックコンタクト層（５）上にＡｌを主成分とする金
属層（６，７）を成膜する。
ルミを主成分とする金属を使用し、液晶ディスプレイ用
アクティブマトリックス基板として適用可能とした薄膜
トランジスタを得る。 【解決手段】 基板（１）上のゲート電極（２）を覆う
ようにゲート絶縁層（３）、真性非晶質シリコン半導体
層（４）、およびオーミックコンタクト層（５）を連続
して被覆し、ソースおよびドレイン電極（６，７）の形
成前に高周波スパッタエッチングを行うことによりオー
ミックコンタクト層（５）の表面自然酸化膜を除去す
る。自然酸化膜を除去後にゲート絶縁層（３）およびオ
ーミックコンタクト層（５）上にＡｌを主成分とする金
属層（６，７）を成膜する。
Description
【０００１】
【発明の属する技術分野】本発明は、薄膜トランジスタ
およびその製造方法に関し、特に、液晶ディスプレイ用
アクティブマトリックス基板として適用可能なアモルフ
ァスシリコン薄膜トランジスタの製造方法に関する。
およびその製造方法に関し、特に、液晶ディスプレイ用
アクティブマトリックス基板として適用可能なアモルフ
ァスシリコン薄膜トランジスタの製造方法に関する。
【０００２】
【従来の技術】アモルファスシリコンを活性層とする薄
膜トランジスタ（以下、ＴＦＴと称す）では、活性層と
なるアモルファスシリコン（以下ａ−Ｓｉと称す）とソ
ースおよびドレイン電極との間に高濃度不純物をドープ
したｎ+ 型非晶質シリコン層（以下ｎ+ ａ−Ｓｉと称
す）をオーミックコンタクト層として介在させることが
一般的である。このオーミックコンタクト層とソースお
よびドレイン電極とのコンタクトを良好にするために
は、通常、Ｃｒ、Ｍｏ、Ｔｉ等の遷移金属が使用されて
いる。
膜トランジスタ（以下、ＴＦＴと称す）では、活性層と
なるアモルファスシリコン（以下ａ−Ｓｉと称す）とソ
ースおよびドレイン電極との間に高濃度不純物をドープ
したｎ+ 型非晶質シリコン層（以下ｎ+ ａ−Ｓｉと称
す）をオーミックコンタクト層として介在させることが
一般的である。このオーミックコンタクト層とソースお
よびドレイン電極とのコンタクトを良好にするために
は、通常、Ｃｒ、Ｍｏ、Ｔｉ等の遷移金属が使用されて
いる。
【０００３】特開昭６２−２８５４６４号公報には、Ｔ
ＦＴのオーミックコンタクト層上のソースおよびドレイ
ン電極の材料として、アルミニウム（Ａｌ）単体を採用
する例が開示されている。しかし、ＴＦＴの製造上、オ
ーミックコンタクト層であるｎ+ ａ−Ｓｉの表面に自然
酸化膜が形成されることは避けられないものであり、上
記公報に提案されているようにＡｌ単体の電極を表面自
然酸化膜を有するオーミックコンタクト層上に形成して
も、良好なコンタクトが得られない。一方、上記Ｃｒ、
Ｍｏ、Ｔｉ等の遷移金属の場合はｎ+ ａ−Ｓｉ表面に自
然酸化膜の存在しても良好なコンタクトを得ることがで
きるため、実際にはＡｌ単体電極は低抵抗というメリッ
トがあるものの、採用されていないのが現状である。
ＦＴのオーミックコンタクト層上のソースおよびドレイ
ン電極の材料として、アルミニウム（Ａｌ）単体を採用
する例が開示されている。しかし、ＴＦＴの製造上、オ
ーミックコンタクト層であるｎ+ ａ−Ｓｉの表面に自然
酸化膜が形成されることは避けられないものであり、上
記公報に提案されているようにＡｌ単体の電極を表面自
然酸化膜を有するオーミックコンタクト層上に形成して
も、良好なコンタクトが得られない。一方、上記Ｃｒ、
Ｍｏ、Ｔｉ等の遷移金属の場合はｎ+ ａ−Ｓｉ表面に自
然酸化膜の存在しても良好なコンタクトを得ることがで
きるため、実際にはＡｌ単体電極は低抵抗というメリッ
トがあるものの、採用されていないのが現状である。
【０００４】
【発明が解決しようとする課題】このように、Ａｌ単体
もしくはＡｌを主成分とする金属をソースおよびドレイ
ン電極に使用する場合には、オーミックコンタクト層の
表面自然酸化膜により、高いオン電流が得られない。こ
のような特性を示す薄膜トランジスタでは、液晶ディス
プレイ用アクティブマトリックス基板として適用できな
い問題を伴う。
もしくはＡｌを主成分とする金属をソースおよびドレイ
ン電極に使用する場合には、オーミックコンタクト層の
表面自然酸化膜により、高いオン電流が得られない。こ
のような特性を示す薄膜トランジスタでは、液晶ディス
プレイ用アクティブマトリックス基板として適用できな
い問題を伴う。
【０００５】したがって、本発明は、非晶質シリコンＴ
ＦＴのソースおよびドレイン電極にＡｌを主成分とする
金属を使用し、液晶ディスプレイ用アクティブマトリッ
クス基板として適用可能とした薄膜トランジスタおよび
その製造方法を提供することを目的とする。
ＦＴのソースおよびドレイン電極にＡｌを主成分とする
金属を使用し、液晶ディスプレイ用アクティブマトリッ
クス基板として適用可能とした薄膜トランジスタおよび
その製造方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明によれば、透明絶
縁性基板上に形成されたゲート電極を覆うように基板一
面にゲート絶縁層、シリコン半導体層およびオーミック
コンタクト層を連続して被覆して、トランジスタ領域の
半導体層およびオーミックコンタクト層を島状にパター
ニングする。そして、ソースおよびドレイン電極を被覆
する前に、高周波スパッタエッチングを行うことにより
オーミックコンタクト層の表面自然酸化膜を除去し、こ
の除去後にゲート絶縁層およびオーミックコンタクト層
上にＡｌを主成分とする金属層を成膜することを特徴と
する薄膜トランジスタの製造方法が得られる。
縁性基板上に形成されたゲート電極を覆うように基板一
面にゲート絶縁層、シリコン半導体層およびオーミック
コンタクト層を連続して被覆して、トランジスタ領域の
半導体層およびオーミックコンタクト層を島状にパター
ニングする。そして、ソースおよびドレイン電極を被覆
する前に、高周波スパッタエッチングを行うことにより
オーミックコンタクト層の表面自然酸化膜を除去し、こ
の除去後にゲート絶縁層およびオーミックコンタクト層
上にＡｌを主成分とする金属層を成膜することを特徴と
する薄膜トランジスタの製造方法が得られる。
【０００７】ソースおよびドレイン電極としては、上層
Ｔｉ／下層Ａｌの二層構造とし、かつその側壁に酸化層
がある構造とするとよい。
Ｔｉ／下層Ａｌの二層構造とし、かつその側壁に酸化層
がある構造とするとよい。
【０００８】また、Ａｌを主成分とする金属としては、
Ａｌ中にＳｉが０．５ｗｔ．％以上３ｗｔ％以下の量で
添加された合金が好ましい。さらに、シリコン半導体層
は真性ａ−Ｓｉ膜とするとよい。とくに本発明によれ
ば、表面自然酸化膜を除去する工程からＡｌを主成分と
する金属層をスパッタリング成膜する工程開始前までの
時間を、１分以内とするとよい。
Ａｌ中にＳｉが０．５ｗｔ．％以上３ｗｔ％以下の量で
添加された合金が好ましい。さらに、シリコン半導体層
は真性ａ−Ｓｉ膜とするとよい。とくに本発明によれ
ば、表面自然酸化膜を除去する工程からＡｌを主成分と
する金属層をスパッタリング成膜する工程開始前までの
時間を、１分以内とするとよい。
【０００９】さらに本発明によれば、基板上にゲート電
極を形成する工程と、ゲート電極を覆うように基板上に
ゲート絶縁層、半導体層およびオーミックコンタクト層
を連続して形成する工程と、半導体層およびオーミック
コンタクト層を島状にパターニングする工程と、オーミ
ックコンタクト層の表面に形成された自然酸化膜を高周
波スパッタエッチングにより除去する工程と、自然酸化
膜を除去する工程後にオーミックコンタクト層上、半導
体層の露出端面上およびゲート絶縁層上にアルミニウム
を主成分とする金属層を成膜する工程と、金属層をパタ
ーニングしてソース電極およびドレイン電極を形成する
工程とを有する薄膜トランジスタの製造方法であって、
とくにゲート電極が、少なくともアルミニウムを主成分
とする金属および純アルミニウムから選ばれてなる下層
金属と、遷移金属からなる上層金属との二層構造を有
し、ソースおよびドレイン電極がアルミニウムを主成分
とする下層電極と遷移金属からなる上層電極の二層構造
を有する薄膜トランジスタ領域および端子領域上を覆う
ようにパッシベーション膜を形成する工程と、ゲート電
極およびソース電極の端子部上のパッシベーション膜と
ドレイン電極の画素電極と接続される領域上のパッシベ
ーション膜とに上層金属を露出させるコンタクトホール
を形成する工程と、コンタクトホールおよびその周囲に
透明電極を形成して、ゲート端子、ソース端子および画
素電極を形成する工程を有することを特徴とする。
極を形成する工程と、ゲート電極を覆うように基板上に
ゲート絶縁層、半導体層およびオーミックコンタクト層
を連続して形成する工程と、半導体層およびオーミック
コンタクト層を島状にパターニングする工程と、オーミ
ックコンタクト層の表面に形成された自然酸化膜を高周
波スパッタエッチングにより除去する工程と、自然酸化
膜を除去する工程後にオーミックコンタクト層上、半導
体層の露出端面上およびゲート絶縁層上にアルミニウム
を主成分とする金属層を成膜する工程と、金属層をパタ
ーニングしてソース電極およびドレイン電極を形成する
工程とを有する薄膜トランジスタの製造方法であって、
とくにゲート電極が、少なくともアルミニウムを主成分
とする金属および純アルミニウムから選ばれてなる下層
金属と、遷移金属からなる上層金属との二層構造を有
し、ソースおよびドレイン電極がアルミニウムを主成分
とする下層電極と遷移金属からなる上層電極の二層構造
を有する薄膜トランジスタ領域および端子領域上を覆う
ようにパッシベーション膜を形成する工程と、ゲート電
極およびソース電極の端子部上のパッシベーション膜と
ドレイン電極の画素電極と接続される領域上のパッシベ
ーション膜とに上層金属を露出させるコンタクトホール
を形成する工程と、コンタクトホールおよびその周囲に
透明電極を形成して、ゲート端子、ソース端子および画
素電極を形成する工程を有することを特徴とする。
【００１０】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。
て図面を参照して詳細に説明する。
【００１１】図１（ａ）および図１（ｂ）に示すよう
に、本発明の一実施の形態例の逆スタガード型薄膜トラ
ンジスタは、ゲート電極幅ＷGがアイランド幅ＷIより狭
く構成されている。その理由は後述することとして、以
下に図２（ａ）から図２（ｆ）を参照して、本発明によ
る薄膜トランジスタの製造方法を説明する。
に、本発明の一実施の形態例の逆スタガード型薄膜トラ
ンジスタは、ゲート電極幅ＷGがアイランド幅ＷIより狭
く構成されている。その理由は後述することとして、以
下に図２（ａ）から図２（ｆ）を参照して、本発明によ
る薄膜トランジスタの製造方法を説明する。
【００１２】図２（ａ）に示すように、ガラス基板等の
透明絶縁性基板１上へ、ゲート電極用金属としてＡｌ、
Ｍｏ、Ｃｒ等を、例えば、スパッタリング法等により概
ね０．１〜０．４μｍの膜厚で被覆し、フォトリソグラ
フィー法にてパターニングすることにより、ゲート電極
２を作製する。
透明絶縁性基板１上へ、ゲート電極用金属としてＡｌ、
Ｍｏ、Ｃｒ等を、例えば、スパッタリング法等により概
ね０．１〜０．４μｍの膜厚で被覆し、フォトリソグラ
フィー法にてパターニングすることにより、ゲート電極
２を作製する。
【００１３】次に、図２（ｂ）に示すように、ゲート電
極２を覆い基板一面にプラズマＣＶＤ法により、ゲート
絶縁層３となるシリコン窒化膜を概ね０．２〜０．６μ
ｍの膜厚で、半導体活性層４となる真性ａ−Ｓｉ膜を概
ね０．０５〜０．３μｍの膜厚で、オーミックコンタク
ト層５となるｎ+ ａ−Ｓｉ膜を概ね５〜１０ｎｍの膜厚
で、連続的に被覆する。
極２を覆い基板一面にプラズマＣＶＤ法により、ゲート
絶縁層３となるシリコン窒化膜を概ね０．２〜０．６μ
ｍの膜厚で、半導体活性層４となる真性ａ−Ｓｉ膜を概
ね０．０５〜０．３μｍの膜厚で、オーミックコンタク
ト層５となるｎ+ ａ−Ｓｉ膜を概ね５〜１０ｎｍの膜厚
で、連続的に被覆する。
【００１４】図２（ｃ）に示すように、フォトリソグラ
フィー法により、ｎ+ ａ−Ｓｉ膜とａ−Ｓｉ膜を島状に
パターニングし、島状のオーミックコンタクト層５およ
び真性非晶質シリコン半導体層４を形成する。ここで、
シリコン窒化膜の形成条件としては、シラン流量１００
ｓｃｃｍ程度、アンモニア流量２００ｓｃｃｍ程度、窒
素流量２０００ｓｃｃｍ程度、成膜室圧力１２０Ｐａ程
度、高周波電力密度０．１Ｗ／ｃｍ2 程度、基板温度３
００℃程度が標準的である。
フィー法により、ｎ+ ａ−Ｓｉ膜とａ−Ｓｉ膜を島状に
パターニングし、島状のオーミックコンタクト層５およ
び真性非晶質シリコン半導体層４を形成する。ここで、
シリコン窒化膜の形成条件としては、シラン流量１００
ｓｃｃｍ程度、アンモニア流量２００ｓｃｃｍ程度、窒
素流量２０００ｓｃｃｍ程度、成膜室圧力１２０Ｐａ程
度、高周波電力密度０．１Ｗ／ｃｍ2 程度、基板温度３
００℃程度が標準的である。
【００１５】真性ａ−Ｓｉ膜の形成条件としては、シラ
ン流量２５０〜３２０ｓｃｃｍ程度、水素流量７００〜
１０００ｓｃｃｍ程度、成膜室圧力１００〜１２０Ｐａ
程度、高周波電力密度０．０２〜０．０５Ｗ／ｃｍ2 程
度、基板温度２６０〜３１０℃程度が標準的である。ｎ
+ ａ−Ｓｉ膜の形成条件としては、シラン流量４０〜７
０ｓｃｃｍ程度、水素ベース０．５％フォスフィンの混
合ガス流量２００〜３５０ｓｃｃｍ程度、成膜室圧力１
００〜１２０Ｐａ程度、高周波電力密度０．０１〜０．
０５Ｗ／ｃｍ2 程度、基板温度２６０〜３１０℃程度が
標準的である。
ン流量２５０〜３２０ｓｃｃｍ程度、水素流量７００〜
１０００ｓｃｃｍ程度、成膜室圧力１００〜１２０Ｐａ
程度、高周波電力密度０．０２〜０．０５Ｗ／ｃｍ2 程
度、基板温度２６０〜３１０℃程度が標準的である。ｎ
+ ａ−Ｓｉ膜の形成条件としては、シラン流量４０〜７
０ｓｃｃｍ程度、水素ベース０．５％フォスフィンの混
合ガス流量２００〜３５０ｓｃｃｍ程度、成膜室圧力１
００〜１２０Ｐａ程度、高周波電力密度０．０１〜０．
０５Ｗ／ｃｍ2 程度、基板温度２６０〜３１０℃程度が
標準的である。
【００１６】本実施の形態例によれば、島状のオーミッ
クコンタクト層５および真性非晶質シリコン半導体層４
をパターニングした後、フォトリソグラフィー法で用い
たレジストを剥離して、これらの表面を露出させる（図
２（ｃ））。ここまでの工程で、オーミックコンタクト
層５の表面には自然酸化膜が形成されている（図示せ
ず）。
クコンタクト層５および真性非晶質シリコン半導体層４
をパターニングした後、フォトリソグラフィー法で用い
たレジストを剥離して、これらの表面を露出させる（図
２（ｃ））。ここまでの工程で、オーミックコンタクト
層５の表面には自然酸化膜が形成されている（図示せ
ず）。
【００１７】次に、図２（ｄ）に示すように、基板上
に、アルゴン（Ａｒ）、水素（Ｈ2 ）等の酸化性でない
ガスを使用した高周波スパッタエッチングを行うことに
より、オーミックコンタクト層５の表面自然酸化膜を除
去する。この高周波スパッタエッチングは、ゲート絶縁
層３、オーミックコンタクト層５上にＡｌを主成分とす
る金属をスパッタリング成膜する前に行う。
に、アルゴン（Ａｒ）、水素（Ｈ2 ）等の酸化性でない
ガスを使用した高周波スパッタエッチングを行うことに
より、オーミックコンタクト層５の表面自然酸化膜を除
去する。この高周波スパッタエッチングは、ゲート絶縁
層３、オーミックコンタクト層５上にＡｌを主成分とす
る金属をスパッタリング成膜する前に行う。
【００１８】真空を破らずに連続して引き続き、図２
（ｅ）に示すように、ゲート絶縁層３、オーミックコン
タクト層５上にＡｌを主成分とする金属をスパッタリン
グ法により概ね０．１〜０．４μｍの膜厚で被覆する。
なお、Ａｌを主成分とする金属としては、Ｓｉを少なく
とも０．５ｗｔ．％以上含むＡｌであり、例えば、Ａｌ
−２ｗｔ．％Ｓｉである。高周波スパッタエッチング終
了後から金属スパッタリング成膜開始前までの時間は、
できる限り短い方が望ましく、例えば、１分以内が良
い。その理由は、スパッタ装置内の真空度は通常約１０
-3〜１０-5Ｐａであり酸素が存在するので、時間が経て
ば再度オーミックコンタクト層５の表面が酸化され、そ
の酸化膜厚がより厚く成長するからである。
（ｅ）に示すように、ゲート絶縁層３、オーミックコン
タクト層５上にＡｌを主成分とする金属をスパッタリン
グ法により概ね０．１〜０．４μｍの膜厚で被覆する。
なお、Ａｌを主成分とする金属としては、Ｓｉを少なく
とも０．５ｗｔ．％以上含むＡｌであり、例えば、Ａｌ
−２ｗｔ．％Ｓｉである。高周波スパッタエッチング終
了後から金属スパッタリング成膜開始前までの時間は、
できる限り短い方が望ましく、例えば、１分以内が良
い。その理由は、スパッタ装置内の真空度は通常約１０
-3〜１０-5Ｐａであり酸素が存在するので、時間が経て
ば再度オーミックコンタクト層５の表面が酸化され、そ
の酸化膜厚がより厚く成長するからである。
【００１９】ここで使用したスパッタリング装置は、高
周波スパッタエッチング室とスパッタ成膜室とがトラン
スファーチャンバーで真空維持され接続されているマル
チチャンバータイプである。高周波スパッタエッチング
の条件については、例えば、投入電力密度が０．２〜１
Ｗ／ｃｍ2 、ガス圧力が０．５〜２Ｐａ、処理時間が
０．５〜４分である。このような条件では、およそ５〜
３０ｎｍの自然酸化膜とｎ+ ａ−Ｓｉ膜がエッチングさ
れる。
周波スパッタエッチング室とスパッタ成膜室とがトラン
スファーチャンバーで真空維持され接続されているマル
チチャンバータイプである。高周波スパッタエッチング
の条件については、例えば、投入電力密度が０．２〜１
Ｗ／ｃｍ2 、ガス圧力が０．５〜２Ｐａ、処理時間が
０．５〜４分である。このような条件では、およそ５〜
３０ｎｍの自然酸化膜とｎ+ ａ−Ｓｉ膜がエッチングさ
れる。
【００２０】次に、図２（ｆ）に示すように、フォトリ
ソグラフィー法によりソース電極６およびドレイン電極
７をパターニングする。 次に、形成されたソースおよ
びドレイン電極をマスクとして不要なｎ+ 型非晶質シリ
コン層をエッチング除去する。この時、真性非晶質シリ
コン半導体層４も一部オーバーエッチングされる。
ソグラフィー法によりソース電極６およびドレイン電極
７をパターニングする。 次に、形成されたソースおよ
びドレイン電極をマスクとして不要なｎ+ 型非晶質シリ
コン層をエッチング除去する。この時、真性非晶質シリ
コン半導体層４も一部オーバーエッチングされる。
【００２１】次に、特性を安定化させるために、２００
〜２８０℃、窒素中で０．５〜２時間熱処理を行う。こ
れで薄膜トランジスタが完成する。
〜２８０℃、窒素中で０．５〜２時間熱処理を行う。こ
れで薄膜トランジスタが完成する。
【００２２】後述するように、ここまで作製された基板
上に、パッシベーション膜８としてシリコン窒化膜を、
プラズマＣＶＤ法により５０〜３００ｎｍの膜厚で被覆
してもよい。この場合、ゲート電極とソースおよびドレ
イン電極に電気信号の入出力を行うために、コンタクト
ホールを形成し、ゲート電極とソースおよびドレイン電
極上の一部を開口する。本実施の形態例においては、図
１（ａ）のように、ゲート電極幅はアイランド幅より狭
い方が良い。その理由は、トランジスタ特性として、ゲ
ート電圧をマイナスにしたときにドレイン電流がより低
い方が好ましいからである。すなわち、図３に示すよう
に、ゲート電極幅がアイランド幅より広い場合には、以
下のような現象が起きると推定される。
上に、パッシベーション膜８としてシリコン窒化膜を、
プラズマＣＶＤ法により５０〜３００ｎｍの膜厚で被覆
してもよい。この場合、ゲート電極とソースおよびドレ
イン電極に電気信号の入出力を行うために、コンタクト
ホールを形成し、ゲート電極とソースおよびドレイン電
極上の一部を開口する。本実施の形態例においては、図
１（ａ）のように、ゲート電極幅はアイランド幅より狭
い方が良い。その理由は、トランジスタ特性として、ゲ
ート電圧をマイナスにしたときにドレイン電流がより低
い方が好ましいからである。すなわち、図３に示すよう
に、ゲート電極幅がアイランド幅より広い場合には、以
下のような現象が起きると推定される。
【００２３】高周波スパッタエッチングにより、真性非
晶質シリコン半導体層４の側壁表面の自然酸化膜も除去
され、Ａｌが真性非晶質シリコン半導体層４と直接接触
し、Ａｌが真性非晶質シリコン半導体層４中に拡散す
る。Ａｌが拡散した部分は、Ｐ型トランジスタとなる。
このＰ型となった部分を通してホール電流が流れる。
晶質シリコン半導体層４の側壁表面の自然酸化膜も除去
され、Ａｌが真性非晶質シリコン半導体層４と直接接触
し、Ａｌが真性非晶質シリコン半導体層４中に拡散す
る。Ａｌが拡散した部分は、Ｐ型トランジスタとなる。
このＰ型となった部分を通してホール電流が流れる。
【００２４】図４は、ゲート電圧−ドレイン電流の特性
を示したものである。以下の記述は、図４に示した特性
の実験事実に基づくものである。この特性において、ト
ランジスタ特性Ａは、ゲート電極幅がアイランド幅より
狭い場合の特性を示している。またトランジスタ特性Ｂ
は、ゲート電極幅がアイランド幅より広い場合の特性を
示している。上記の関係を示す図４において、特性Ｂに
示すように、ゲート電圧をマイナスにしていくとドレイ
ン電流が増加する。一方、特性Ａのゲート電極幅がアイ
ランド幅より狭い場合には、ゲート電圧がＰ型の部分ま
で掛からないのでホール電流は流れず、ゲート電圧をマ
イナスにしてもドレイン電流は増加しない。よって、本
実施の形態例では、ゲート電極幅をアイランド幅より狭
くしている。
を示したものである。以下の記述は、図４に示した特性
の実験事実に基づくものである。この特性において、ト
ランジスタ特性Ａは、ゲート電極幅がアイランド幅より
狭い場合の特性を示している。またトランジスタ特性Ｂ
は、ゲート電極幅がアイランド幅より広い場合の特性を
示している。上記の関係を示す図４において、特性Ｂに
示すように、ゲート電圧をマイナスにしていくとドレイ
ン電流が増加する。一方、特性Ａのゲート電極幅がアイ
ランド幅より狭い場合には、ゲート電圧がＰ型の部分ま
で掛からないのでホール電流は流れず、ゲート電圧をマ
イナスにしてもドレイン電流は増加しない。よって、本
実施の形態例では、ゲート電極幅をアイランド幅より狭
くしている。
【００２５】上記の実施の形態例の効果を確認するべ
く、高周波スパッタエッチング工程を行わない外は上記
実施の形態例通りに製造された薄膜トランジスタを比較
例１とした場合について、トランジスタ特性比較例を図
５に示す。実施の形態例１（Ａ）のオン電流は、比較例
１（Ｂ）のそれより高く良好であることがわかる。ここ
で、オン電流とは、ゲート電圧をプラスにした時のドレ
イン電流である。これは、実施の形態例１の場合のｎ＋
型非晶質シリコン層とＡｌ−２ｗｔ．％Ｓｉとのコンタ
クト抵抗が、比較例１のそれより低いからである。
く、高周波スパッタエッチング工程を行わない外は上記
実施の形態例通りに製造された薄膜トランジスタを比較
例１とした場合について、トランジスタ特性比較例を図
５に示す。実施の形態例１（Ａ）のオン電流は、比較例
１（Ｂ）のそれより高く良好であることがわかる。ここ
で、オン電流とは、ゲート電圧をプラスにした時のドレ
イン電流である。これは、実施の形態例１の場合のｎ＋
型非晶質シリコン層とＡｌ−２ｗｔ．％Ｓｉとのコンタ
クト抵抗が、比較例１のそれより低いからである。
【００２６】図６に、実施の形態例１と比較例１のその
コンタクト抵抗を比較して示す。このようなコンタクト
抵抗の違いの原因は、前述したように以下のように考え
られる。本実施の形態例の場合、オーミックコンタクト
層の表面酸化物は、高周波スパッタエッチングにより除
去される。酸化オーミックコンタクト層と主成分がＡｌ
の金属のソースおよびドレイン電極との界面に存在する
酸化珪素や酸化アルミニウムの量を比較すると、高周波
スパッタエッチングを行わなかった場合（比較例１）よ
り、本実施の形態例の場合の方がはるかに少ないからで
ある。
コンタクト抵抗を比較して示す。このようなコンタクト
抵抗の違いの原因は、前述したように以下のように考え
られる。本実施の形態例の場合、オーミックコンタクト
層の表面酸化物は、高周波スパッタエッチングにより除
去される。酸化オーミックコンタクト層と主成分がＡｌ
の金属のソースおよびドレイン電極との界面に存在する
酸化珪素や酸化アルミニウムの量を比較すると、高周波
スパッタエッチングを行わなかった場合（比較例１）よ
り、本実施の形態例の場合の方がはるかに少ないからで
ある。
【００２７】酸化珪素や酸化アルミニウムは、絶縁体で
あるので、比較例１の場合の方がコンタクト抵抗がより
大きくなる。本発明の場合でも、全く酸化物がないわけ
ではない。高周波スパッタエッチングを行った後からス
パッタ成膜するまでの時間は、基板の搬送等により少な
くとも３０秒程度かかる。この間に、再度オーミックコ
ンタクト層５の表面が若干酸化される。
あるので、比較例１の場合の方がコンタクト抵抗がより
大きくなる。本発明の場合でも、全く酸化物がないわけ
ではない。高周波スパッタエッチングを行った後からス
パッタ成膜するまでの時間は、基板の搬送等により少な
くとも３０秒程度かかる。この間に、再度オーミックコ
ンタクト層５の表面が若干酸化される。
【００２８】以上述べたように、本発明によれば、Ａｌ
を主成分とする電極を形成する前にオーミックコンタク
ト層に形成された自然酸化膜を除去しているので、トラ
ンジスタ特性が良く、しかも、低抵抗の電極で形成でき
るので、大型の液晶表示パネルへも容易に適用すること
ができる。
を主成分とする電極を形成する前にオーミックコンタク
ト層に形成された自然酸化膜を除去しているので、トラ
ンジスタ特性が良く、しかも、低抵抗の電極で形成でき
るので、大型の液晶表示パネルへも容易に適用すること
ができる。
【００２９】上記の実施の形態例では、ソースおよびド
レイン電極の金属としてＡｌ−２ｗｔ．％Ｓｉを使用し
たが、Ａｌ−１ｗｔ．％Ｓｉでも良い。Ａｌと非晶質シ
リコン半導体との共晶反応を防ぐために、Ａｌにシリコ
ンを添加している。ここで、Ｓｉを少なくとも０．５ｗ
ｔ．％以上添加したのは、非晶質シリコンとＡｌとの反
応を押さえるためである。Ｓｉの含有量が０．５ｗｔ．
％未満であると、非晶質シリコンとＡｌとが反応し、ト
ランジスタとして動作しなくなることが実験上で確認さ
れている。また、Ｓｉの添加量の上限は３ｗｔ．％であ
る。これを越えると電気抵抗が増し、Ａｌを用いるメリ
ットがなくなるからである。
レイン電極の金属としてＡｌ−２ｗｔ．％Ｓｉを使用し
たが、Ａｌ−１ｗｔ．％Ｓｉでも良い。Ａｌと非晶質シ
リコン半導体との共晶反応を防ぐために、Ａｌにシリコ
ンを添加している。ここで、Ｓｉを少なくとも０．５ｗ
ｔ．％以上添加したのは、非晶質シリコンとＡｌとの反
応を押さえるためである。Ｓｉの含有量が０．５ｗｔ．
％未満であると、非晶質シリコンとＡｌとが反応し、ト
ランジスタとして動作しなくなることが実験上で確認さ
れている。また、Ｓｉの添加量の上限は３ｗｔ．％であ
る。これを越えると電気抵抗が増し、Ａｌを用いるメリ
ットがなくなるからである。
【００３０】なお、ＡｌにＳｉを添加する技術は結晶シ
リコンデバイス・ＬＳＩにおいて良く知られているが、
本発明のように非晶質シリコンＴＦＴへの応用例として
は、ゲート電極配線の電気抵抗を下げるためにＡｌゲー
ト電極とし、Ａｌ単体の際のヒロック（hillock）発生
の問題を避けるためにＳｉを添加する例が特開平６−１
０４４３７号公報に開示されているが、Ｓｉ添加のＡｌ
をａ−ＳｉＴＦＴのオーミックコンタクト層上のソース
およびドレイン電極に適用した例は知られていない。
リコンデバイス・ＬＳＩにおいて良く知られているが、
本発明のように非晶質シリコンＴＦＴへの応用例として
は、ゲート電極配線の電気抵抗を下げるためにＡｌゲー
ト電極とし、Ａｌ単体の際のヒロック（hillock）発生
の問題を避けるためにＳｉを添加する例が特開平６−１
０４４３７号公報に開示されているが、Ｓｉ添加のＡｌ
をａ−ＳｉＴＦＴのオーミックコンタクト層上のソース
およびドレイン電極に適用した例は知られていない。
【００３１】次に、本発明の第２の実施の形態例につい
て図７、図８および図９を参照して述べる。これは、液
晶ディスプレイのアクティブマトリックス基板とするた
めにパッシベーション膜上に画素電極９が形成された場
合に適した例である。この実施の形態例の製造工程は実
施の形態例１と比較して、ゲート電極、ソースおよびド
レイン電極が二層構造である点を除いて、基本的に同じ
であるので、詳しい製造工程についての図示は省略す
る。
て図７、図８および図９を参照して述べる。これは、液
晶ディスプレイのアクティブマトリックス基板とするた
めにパッシベーション膜上に画素電極９が形成された場
合に適した例である。この実施の形態例の製造工程は実
施の形態例１と比較して、ゲート電極、ソースおよびド
レイン電極が二層構造である点を除いて、基本的に同じ
であるので、詳しい製造工程についての図示は省略す
る。
【００３２】まず、ゲート電極用として透明絶縁性基板
１へ、例えば、ガラス基板上へ、下層には純Ａｌまたは
Ａｌを主成分とする金属を、上層にはチタン（Ｔｉ）や
クロム等の遷移金属を、スパッタリング法等により概ね
それぞれ０．０５〜０．４μｍの膜厚で被覆する。フォ
トリソグラフィー法により、下層ゲート電極２１と上層
ゲート電極２２とをパターニングする。下層ゲート電極
２１のＡｌの上層に被覆されるＴｉ等は、図９および図
１０に示すゲート端子部やソース端子部での透明導電性
酸化金属膜１０との電気的接触性を良好にするためのも
のである。
１へ、例えば、ガラス基板上へ、下層には純Ａｌまたは
Ａｌを主成分とする金属を、上層にはチタン（Ｔｉ）や
クロム等の遷移金属を、スパッタリング法等により概ね
それぞれ０．０５〜０．４μｍの膜厚で被覆する。フォ
トリソグラフィー法により、下層ゲート電極２１と上層
ゲート電極２２とをパターニングする。下層ゲート電極
２１のＡｌの上層に被覆されるＴｉ等は、図９および図
１０に示すゲート端子部やソース端子部での透明導電性
酸化金属膜１０との電気的接触性を良好にするためのも
のである。
【００３３】下層ゲート電極２１のＡｌの側壁はＴｉ等
で被覆されていないが、下層Ａｌの側壁表面は酸化さ
れ、酸化層２１１が形成されているので、ほとんどヒロ
ック（hillock)は発生しない。下層Ａｌの側壁表面が酸
化されているのは、エッチングをドライで行った場合、
通常はレジストの剥離性を良くするためやＡｌの腐食を
防止するために酸素プラズマアッシングを行っているか
らである。下層Ａｌをウェットエッチングする場合は、
ヒロック防止のために酸素プラズマアッシングをすると
良い。
で被覆されていないが、下層Ａｌの側壁表面は酸化さ
れ、酸化層２１１が形成されているので、ほとんどヒロ
ック（hillock)は発生しない。下層Ａｌの側壁表面が酸
化されているのは、エッチングをドライで行った場合、
通常はレジストの剥離性を良くするためやＡｌの腐食を
防止するために酸素プラズマアッシングを行っているか
らである。下層Ａｌをウェットエッチングする場合は、
ヒロック防止のために酸素プラズマアッシングをすると
良い。
【００３４】次に、上層ゲート電極２１と下層ゲート電
極２２とを覆い基板一面にプラズマＣＶＤ法により、ゲ
ート絶縁層３となるシリコン窒化膜を概ね０．２〜０．
６μｍの膜厚で、真性非晶質シリコン半導体層４となる
真性ａ−Ｓｉ膜を概ね０．０５〜０．３μｍの膜厚で、
オーミックコンタクト層５となるｎ+ ａ−Ｓｉ膜を概ね
５〜１０ｎｍの膜厚で、連続的に被覆する。次に、フォ
トリソグラフィー法によりｎ+ ａ−Ｓｉ膜とａ−Ｓｉ膜
をトランジスタ領域のみに島状にパターニングし、島状
のオーミックコンタクト層５と真性非晶質シリコン半導
体層４とを形成する（図２（ｃ）参照）。
極２２とを覆い基板一面にプラズマＣＶＤ法により、ゲ
ート絶縁層３となるシリコン窒化膜を概ね０．２〜０．
６μｍの膜厚で、真性非晶質シリコン半導体層４となる
真性ａ−Ｓｉ膜を概ね０．０５〜０．３μｍの膜厚で、
オーミックコンタクト層５となるｎ+ ａ−Ｓｉ膜を概ね
５〜１０ｎｍの膜厚で、連続的に被覆する。次に、フォ
トリソグラフィー法によりｎ+ ａ−Ｓｉ膜とａ−Ｓｉ膜
をトランジスタ領域のみに島状にパターニングし、島状
のオーミックコンタクト層５と真性非晶質シリコン半導
体層４とを形成する（図２（ｃ）参照）。
【００３５】ここで、シリコン窒化膜の形成条件、真性
ａ−Ｓｉ膜の形成条件およびｎ+ ａ−Ｓｉ膜の形成条件
としては、実施の形態例１に記載したとおりである。
ａ−Ｓｉ膜の形成条件およびｎ+ ａ−Ｓｉ膜の形成条件
としては、実施の形態例１に記載したとおりである。
【００３６】ここで本実施の形態例によれば、ゲート絶
縁層３、オーミックコンタクト層５上にＡｌを主成分と
する金属をスパッタリング成膜する前に、アルゴン（Ａ
ｒ）、水素（Ｈ2 ）等の酸化性でないガスを使用した高
周波スパッタエッチングを、ここまで形成された基板上
に行う。このことによって、オーミックコンタクト層５
の表面自然酸化膜を除去する。
縁層３、オーミックコンタクト層５上にＡｌを主成分と
する金属をスパッタリング成膜する前に、アルゴン（Ａ
ｒ）、水素（Ｈ2 ）等の酸化性でないガスを使用した高
周波スパッタエッチングを、ここまで形成された基板上
に行う。このことによって、オーミックコンタクト層５
の表面自然酸化膜を除去する。
【００３７】次に、真空を破らずに連続して引き続き、
ゲート絶縁層３、オーミックコンタクト層５上にＡｌを
主成分とする金属、例えば、Ａｌ−２ｗｔ．％Ｓｉを、
スパッタリング法により概ね０．１〜０．４μｍの膜厚
で被覆する。引き続き真空を破らずに連続して、チタン
（Ｔｉ）やクロム等の遷移金属をスパッタリング法等に
より概ね０．０５〜０．４μｍの膜厚で被覆する。
ゲート絶縁層３、オーミックコンタクト層５上にＡｌを
主成分とする金属、例えば、Ａｌ−２ｗｔ．％Ｓｉを、
スパッタリング法により概ね０．１〜０．４μｍの膜厚
で被覆する。引き続き真空を破らずに連続して、チタン
（Ｔｉ）やクロム等の遷移金属をスパッタリング法等に
より概ね０．０５〜０．４μｍの膜厚で被覆する。
【００３８】ここで使用したスパッタリング装置は、高
周波スパッタエッチング室とスパッタ成膜室がトランス
ファーチャンバーで真空維持され接続されているマルチ
チャンバータイプのものである。
周波スパッタエッチング室とスパッタ成膜室がトランス
ファーチャンバーで真空維持され接続されているマルチ
チャンバータイプのものである。
【００３９】フォトリソグラフィー法、エッチング、酸
素プラズマアッシング（エッチングがドライの場合）、
レジスト剥離により下層ソース電極６１、上層ソース電
極６２、下層ドレイン電極７１、上層ドレイン電極７２
をパターニング作製する。ゲート電極と同様に下層Ａｌ
の側壁表面も酸化され、酸化層６１１および酸化層７１
１が形成されている。
素プラズマアッシング（エッチングがドライの場合）、
レジスト剥離により下層ソース電極６１、上層ソース電
極６２、下層ドレイン電極７１、上層ドレイン電極７２
をパターニング作製する。ゲート電極と同様に下層Ａｌ
の側壁表面も酸化され、酸化層６１１および酸化層７１
１が形成されている。
【００４０】次に、形成されたソースおよびドレイン電
極をマスクとして不要なｎ＋型非晶質シリコン層をエッ
チング除去する。真性非晶質シリコン半導体層４も一部
オーバーエッチングされる。ここでのエッチングは標準
的にフッ素や塩素等を含むガスをプラズマ化して行われ
る。その際に、Ｔｉで被覆されていない下層Ａｌの側壁
もエッチングされる可能性があるが、上記のように実際
には酸化されているのでエッチングされる膜厚は小さ
い。このような意味から下層Ａｌの側壁が酸化されてい
ることは効果的である。下層Ａｌの側壁の酸化層の膜厚
を増すため、この酸素プラズマ処理を再度行っても良
い。
極をマスクとして不要なｎ＋型非晶質シリコン層をエッ
チング除去する。真性非晶質シリコン半導体層４も一部
オーバーエッチングされる。ここでのエッチングは標準
的にフッ素や塩素等を含むガスをプラズマ化して行われ
る。その際に、Ｔｉで被覆されていない下層Ａｌの側壁
もエッチングされる可能性があるが、上記のように実際
には酸化されているのでエッチングされる膜厚は小さ
い。このような意味から下層Ａｌの側壁が酸化されてい
ることは効果的である。下層Ａｌの側壁の酸化層の膜厚
を増すため、この酸素プラズマ処理を再度行っても良
い。
【００４１】ここまで作製された基板上にパッシベーシ
ョン膜８としてシリコン窒化膜をプラズマＣＶＤ法によ
り５０〜３００ｎｍの膜厚で被覆する。フォトリソグラ
フィー法により、図８に示すように画素電極９と接続さ
れるドレイン電極上にコンタクトホール１１を形成す
る。このコンタクトホール形成工程時に図９および図１
０に示すように、ゲート端子９１が形成される領域にコ
ンタクトホール１２を、信号線に接続されるソース端子
９２が形成される領域にコンタクトホール１３をそれぞ
れ同時に形成する。次に、ここまで作製された基板上に
透明導電性酸化金属（例えば、酸化インジウム錫：ＩＴ
Ｏ）膜をスパッタリング法等により被覆する。フォトリ
ソグラフィー法により画素電極９、ゲート端子９１およ
びソース端子９２をパターニングする。同じＩＴＯで構
成される画素電極９、ゲート端子９１およびソース端子
９２は、同じＴｉで構成される上層ドレイン電極７２，
上層ゲート電極２２および上層ソース電極とそれぞれ接
触している。ＩＴＯとＴｉ等とのコンタクト抵抗、接触
抵抗は低く、良好なディスプレイ用アクティブマトリッ
クス基板を提供できる。
ョン膜８としてシリコン窒化膜をプラズマＣＶＤ法によ
り５０〜３００ｎｍの膜厚で被覆する。フォトリソグラ
フィー法により、図８に示すように画素電極９と接続さ
れるドレイン電極上にコンタクトホール１１を形成す
る。このコンタクトホール形成工程時に図９および図１
０に示すように、ゲート端子９１が形成される領域にコ
ンタクトホール１２を、信号線に接続されるソース端子
９２が形成される領域にコンタクトホール１３をそれぞ
れ同時に形成する。次に、ここまで作製された基板上に
透明導電性酸化金属（例えば、酸化インジウム錫：ＩＴ
Ｏ）膜をスパッタリング法等により被覆する。フォトリ
ソグラフィー法により画素電極９、ゲート端子９１およ
びソース端子９２をパターニングする。同じＩＴＯで構
成される画素電極９、ゲート端子９１およびソース端子
９２は、同じＴｉで構成される上層ドレイン電極７２，
上層ゲート電極２２および上層ソース電極とそれぞれ接
触している。ＩＴＯとＴｉ等とのコンタクト抵抗、接触
抵抗は低く、良好なディスプレイ用アクティブマトリッ
クス基板を提供できる。
【００４２】本実施の形態例では、上述したように、Ａ
ｌとＩＴＯとの間にＴｉを設け、コンタクト性や電気的
接触性を良好にしている。ちなみに、ＡｌとＩＴＯとを
直接接触させた場合、そのコンタクト抵抗は、高い或い
は経時的に高くなる。このため、従来は、液晶ディスプ
レイ用アクティブマトリックス基板として適用できてい
ない。
ｌとＩＴＯとの間にＴｉを設け、コンタクト性や電気的
接触性を良好にしている。ちなみに、ＡｌとＩＴＯとを
直接接触させた場合、そのコンタクト抵抗は、高い或い
は経時的に高くなる。このため、従来は、液晶ディスプ
レイ用アクティブマトリックス基板として適用できてい
ない。
【００４３】次に、トランジスタ特性を安定化させる、
或いはトランジスタ特性の面内均一性を良くするために
２００〜２８０℃、窒素中で０．５〜２時間熱処理を行
う。これで液晶ディスプレイ用アクティブマトリックス
基板が完成する。
或いはトランジスタ特性の面内均一性を良くするために
２００〜２８０℃、窒素中で０．５〜２時間熱処理を行
う。これで液晶ディスプレイ用アクティブマトリックス
基板が完成する。
【００４４】次に、本発明の第３の実施の形態例につい
て、図８乃至図１０を再度参照して説明する。本実施の
形態例では、ゲート電極用として下層にはＡｌを主成分
とする金属を、上層にはチタン（Ｔｉ）やクロム等の遷
移金属をスパッタリング法等により形成し、パターニン
グする工程は実施の形態例２と同様である。その後、ゲ
ート絶縁層３、真性非晶質シリコン半導体層４、オーミ
ックコンタクト層５を実施の形態例２と同様に連続的に
被覆し、フォトリソグラフィー法によりｎ+ａ−Ｓｉ膜
とａ−Ｓｉ膜を島状にパターニングする。 それぞれの
膜の形成条件も実施の形態例２と同じである。
て、図８乃至図１０を再度参照して説明する。本実施の
形態例では、ゲート電極用として下層にはＡｌを主成分
とする金属を、上層にはチタン（Ｔｉ）やクロム等の遷
移金属をスパッタリング法等により形成し、パターニン
グする工程は実施の形態例２と同様である。その後、ゲ
ート絶縁層３、真性非晶質シリコン半導体層４、オーミ
ックコンタクト層５を実施の形態例２と同様に連続的に
被覆し、フォトリソグラフィー法によりｎ+ａ−Ｓｉ膜
とａ−Ｓｉ膜を島状にパターニングする。 それぞれの
膜の形成条件も実施の形態例２と同じである。
【００４５】さらに、実施の形態例２と同じく、酸化性
でないガスを使用した高周波スパッタエッチングによ
り、オーミックコンタクト層５の表面自然酸化膜を除去
し、ゲート絶縁層３、オーミックコンタクト層５上にＡ
ｌを主成分とする金属（例えば、Ａｌ−２ｗｔ．％Ｓ
ｉ）を、スパッタリング法により概ね０．１〜０．４μ
ｍの膜厚で被覆する。引き続き真空を破らずに連続して
チタン（Ｔｉ）やクロム等の遷移金属を、スパッタリン
グ法等により概ね０．０５〜０．４μｍの膜厚で被覆す
る。
でないガスを使用した高周波スパッタエッチングによ
り、オーミックコンタクト層５の表面自然酸化膜を除去
し、ゲート絶縁層３、オーミックコンタクト層５上にＡ
ｌを主成分とする金属（例えば、Ａｌ−２ｗｔ．％Ｓ
ｉ）を、スパッタリング法により概ね０．１〜０．４μ
ｍの膜厚で被覆する。引き続き真空を破らずに連続して
チタン（Ｔｉ）やクロム等の遷移金属を、スパッタリン
グ法等により概ね０．０５〜０．４μｍの膜厚で被覆す
る。
【００４６】以上の工程は実施の形態例２と同じ工程で
あるが、以下の工程が実施の形態例２とは異なる。フォ
トリソグラフィー法におけるエッチング工程によりソー
ス電極６、ドレイン電極７をパターニングする。実施の
形態例２と異なり、本実施の形態例３ではパターニング
に用いたレジストを剥離せずに追加エッチング工程に再
度用いる。すなわち、ソースおよびドレイン電極の断面
形状を順テーパとするために、陰極カップリング型（Ｒ
ＩＥモード）ドライエッチング法を適用する。このエッ
チング方を採用すれば、次の工程も同一装置内で連続的
に行えるので好ましい。次工程も同一装置内で連続的に
行うと、製造時間の短縮、Ａｌの腐食の防止等に効果が
生じる。
あるが、以下の工程が実施の形態例２とは異なる。フォ
トリソグラフィー法におけるエッチング工程によりソー
ス電極６、ドレイン電極７をパターニングする。実施の
形態例２と異なり、本実施の形態例３ではパターニング
に用いたレジストを剥離せずに追加エッチング工程に再
度用いる。すなわち、ソースおよびドレイン電極の断面
形状を順テーパとするために、陰極カップリング型（Ｒ
ＩＥモード）ドライエッチング法を適用する。このエッ
チング方を採用すれば、次の工程も同一装置内で連続的
に行えるので好ましい。次工程も同一装置内で連続的に
行うと、製造時間の短縮、Ａｌの腐食の防止等に効果が
生じる。
【００４７】引き続き、レジスト付のソースおよびドレ
イン電極をマスクとして、不要なｎ + 型非晶質シリコン
層をエッチング除去し、チャネルを形成する。真性非晶
質シリコン半導体層４も一部オーバーエッチングされる
（チャネルドライエッチング工程）。次に連続して同一
チャンバー内、或いは真空を破らずに基板を搬送して別
のチャンバー内で、基板を酸素プラズマに曝す。レジス
トは、酸素アッシングされて剥離性が向上する。同時に
下層Ａｌの側壁は、酸化されるので耐食性が上がる。真
性非晶質シリコン半導体層のエッチング表面（通称、バ
ックチャネル）も酸化される。
イン電極をマスクとして、不要なｎ + 型非晶質シリコン
層をエッチング除去し、チャネルを形成する。真性非晶
質シリコン半導体層４も一部オーバーエッチングされる
（チャネルドライエッチング工程）。次に連続して同一
チャンバー内、或いは真空を破らずに基板を搬送して別
のチャンバー内で、基板を酸素プラズマに曝す。レジス
トは、酸素アッシングされて剥離性が向上する。同時に
下層Ａｌの側壁は、酸化されるので耐食性が上がる。真
性非晶質シリコン半導体層のエッチング表面（通称、バ
ックチャネル）も酸化される。
【００４８】これによって、バックチャネルの絶縁性が
増し、バックチャネルが不活性となる。すなわちゲート
電圧をマイナスにしたときにリーク電流が流れにくくな
る。よって、良好なディスプレイ用アクティブマトリッ
クス基板となる。反応性イオンエッチング（ＲＩＥ）モ
ードの酸素プラズマにより酸化させると、プラズマエッ
チング（ＰＥ）モードの場合より酸化膜厚が厚くなるの
で、より有効である。また、ソースおよびドレイン形成
工程から本工程まで連続して行えるため、非常に効率的
である。
増し、バックチャネルが不活性となる。すなわちゲート
電圧をマイナスにしたときにリーク電流が流れにくくな
る。よって、良好なディスプレイ用アクティブマトリッ
クス基板となる。反応性イオンエッチング（ＲＩＥ）モ
ードの酸素プラズマにより酸化させると、プラズマエッ
チング（ＰＥ）モードの場合より酸化膜厚が厚くなるの
で、より有効である。また、ソースおよびドレイン形成
工程から本工程まで連続して行えるため、非常に効率的
である。
【００４９】次にレジストを剥離する。この後、常温の
純水や温水で洗浄を行っても良い。これは、ゴミの除去
やエッチングガス残留成分の除去に効果がある。
純水や温水で洗浄を行っても良い。これは、ゴミの除去
やエッチングガス残留成分の除去に効果がある。
【００５０】これ以降、パッシベーション膜８を形成し
て、コンタクトホールを作成して、ＩＴＯ膜を形成、熱
処理することにより液晶ディスプレイ用アクティブマト
リックス基板を完成させるのは実施の形態例２と同じで
あるので、説明を省略する。
て、コンタクトホールを作成して、ＩＴＯ膜を形成、熱
処理することにより液晶ディスプレイ用アクティブマト
リックス基板を完成させるのは実施の形態例２と同じで
あるので、説明を省略する。
【００５１】なお、実施の形態例３において、ゲート電
極の下層Ａｌの側壁表面が酸化されているのは、エッチ
ングをドライで行った場合、通常はレジストの剥離性を
良くするためやＡｌの腐食を防止するために酸素プラズ
マアッシングを行っているからである。下層Ａｌをウェ
ットエッチングする場合は、特に酸素プラズマ処理をす
るのが好ましい。
極の下層Ａｌの側壁表面が酸化されているのは、エッチ
ングをドライで行った場合、通常はレジストの剥離性を
良くするためやＡｌの腐食を防止するために酸素プラズ
マアッシングを行っているからである。下層Ａｌをウェ
ットエッチングする場合は、特に酸素プラズマ処理をす
るのが好ましい。
【００５２】
【発明の効果】以上の説明より明らかなように、本発明
の薄膜トランジスタおよびその製造方法は、透明絶縁性
基板上へ金属をゲート電極用金属として被覆しゲート電
極を作製し、このゲート電極を覆い基板一面に連続的に
ゲート絶縁層、真性非晶質シリコン半導体層、およびオ
ーミックコンタクト層を被覆し、この被覆した基板上に
高周波スパッタエッチングを行うことによりオーミック
コンタクト層の表面自然酸化膜を除去し、この除去後に
ゲート絶縁層およびオーミックコンタクト層上にＡｌを
主成分とする金属層をスパッタリング成膜することを特
徴とする。
の薄膜トランジスタおよびその製造方法は、透明絶縁性
基板上へ金属をゲート電極用金属として被覆しゲート電
極を作製し、このゲート電極を覆い基板一面に連続的に
ゲート絶縁層、真性非晶質シリコン半導体層、およびオ
ーミックコンタクト層を被覆し、この被覆した基板上に
高周波スパッタエッチングを行うことによりオーミック
コンタクト層の表面自然酸化膜を除去し、この除去後に
ゲート絶縁層およびオーミックコンタクト層上にＡｌを
主成分とする金属層をスパッタリング成膜することを特
徴とする。
【００５３】上記の構成によれば、オーミックコンタク
ト層の表面酸化物が高周波スパッタエッチングにより除
去されるので、よりコンタクト抵抗を低くすることがで
きる。
ト層の表面酸化物が高周波スパッタエッチングにより除
去されるので、よりコンタクト抵抗を低くすることがで
きる。
【００５４】尚、上述の実施の形態例は、本発明の好適
な実施の一例であり、その具体的な数値や材料に限定さ
れるものではなく、本発明の要旨を逸脱しない範囲内に
おいて種々変形実施が可能であることは言うまでもな
い。
な実施の一例であり、その具体的な数値や材料に限定さ
れるものではなく、本発明の要旨を逸脱しない範囲内に
おいて種々変形実施が可能であることは言うまでもな
い。
【図１】（ａ）は本発明により得られる逆スタガード型
薄膜トランジスタの平面図である。（ｂ）は（ａ）のＡ
−Ａ断面図である。
薄膜トランジスタの平面図である。（ｂ）は（ａ）のＡ
−Ａ断面図である。
【図２】（ａ）から（ｆ）は図１の薄膜トランジスタの
製造工程をしめす断面図である。
製造工程をしめす断面図である。
【図３】ゲート電極幅がアイランド幅より広い場合の薄
膜トランジスタ平面図である。
膜トランジスタ平面図である。
【図４】ゲート電極幅がアイランド幅より狭い場合Ａと
広い場合Ｂのゲート電圧−ドレイン電流の特性を示す特
性図である。
広い場合Ｂのゲート電圧−ドレイン電流の特性を示す特
性図である。
【図５】本発明の実施の形態例１（Ａ）と比較例１
（Ｂ）のトランジスタ特性を比較した特性図である。
（Ｂ）のトランジスタ特性を比較した特性図である。
【図６】オーミックコンタクト層とソースおよびドレイ
ン電極とのコンタクト抵抗について、本発明の実施の形
態例１と比較例１とを比較する特性図である。
ン電極とのコンタクト抵抗について、本発明の実施の形
態例１と比較例１とを比較する特性図である。
【図７】本発明の他の実施の形態例による薄膜トランジ
スタおよび端子部を示す平面図である。
スタおよび端子部を示す平面図である。
【図８】図７のＢ−Ｂ断面図であり、トランジスタ部を
示す。
示す。
【図９】図７のＣ−Ｃ断面図であり、本発明によるマト
リックス基板のゲート端子部を示す。
リックス基板のゲート端子部を示す。
【図１０】図７のＤ−Ｄ断面図であり、本発明によるマ
トリックス基板のソース端子部を示す。
トリックス基板のソース端子部を示す。
１ 透明絶縁性基板 ２ ゲート電極 ３ ゲート絶縁層 ４ 真性非晶質シリコン半導体層 ５ オーミックコンタクト層 ６ ソース電極 ７ ドレイン電極 ８ パッシベーション膜 ９ 画素電極 １１、１２、１３ コンタクトホール ２１ 下層ゲート電極 ２２ 上層ゲート電極 ６１ 下層ソース電極 ６２ 上層ソース電極 ７１ 下層ドレイン電極 ７２ 上層ドレイン電極 ９１ ゲート端子 ９２ ソース端子 ２１１、６１１、７１１ 酸化層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 ６１７Ｍ ６１７Ｊ
Claims (17)
- 【請求項１】 基板上にゲート電極を形成する工程と、
前記ゲート電極を覆うように前記基板上にゲート絶縁
層、半導体層およびオーミックコンタクト層を連続して
形成する工程と、前記半導体層および前記オーミックコ
ンタクト層を島状にパターニングする工程と、前記オー
ミックコンタクト層の表面に形成された自然酸化膜を高
周波スパッタエッチングにより除去する工程と、前記自
然酸化膜を除去する工程後に前記オーミックコンタクト
層上、前記半導体層の露出端面上および前記ゲート絶縁
層上にアルミニウムを主成分とする金属層を成膜する工
程と、前記金属層をパターニングしてソース電極および
ドレイン電極を形成する工程とを有する薄膜トランジス
タの製造方法。 - 【請求項２】 前記半導体層は真性非晶質シリコンであ
り、前記オーミックコンタクト層はｎ型不純物がドープ
された非晶質シリコンであることを特徴とする請求項１
に記載の薄膜トランジスタの製造方法。 - 【請求項３】 前記金属層はシリコンを０．５〜３ｗｔ
％含み残りがアルミニウムであることを特徴とする請求
項２に記載の薄膜トランジスタの製造方法。 - 【請求項４】 前記高周波スパッタエッチングは酸化性
でないガスを使用して行われることを特徴とする請求項
２に記載の薄膜トランジスタの製造方法。 - 【請求項５】 前記自然酸化膜を除去する工程から前記
金属層をスパッタリング成膜する工程開始前までの時間
が、１分以内であることを特徴とする請求項２記載の薄
膜トランジスタの製造方法。 - 【請求項６】 前記ゲート電極の幅は前記島状に形成さ
れた半導体層およびオーミックコンタクト層の幅より狭
いことを特徴とする請求項２に記載の薄膜トランジスタ
の製造方法。 - 【請求項７】 前記ゲート電極が、少なくともアルミニ
ウムを主成分とする金属および純アルミニウムから選ば
れてなる下層金属と、遷移金属からなる上層金属との２
層構造を有することを特徴とする請求項１に記載の薄膜
トランジスタの製造方法。 - 【請求項８】 前記金属層が、アルミニウムを主成分と
する金属からなる下層金属と、遷移金属からなる上層金
属との２層構造を有し、前記ソース電極およびドレイン
電極が前記２層構造を有するようにパターニングされる
ことを特徴とする請求項１に記載の薄膜トランジスタの
製造方法。 - 【請求項９】 前記ソース電極およびドレイン電極を構
成する下層金属の側壁に酸化層が形成されていることを
特徴とする請求項８に記載の薄膜トランジスタの製造方
法。 - 【請求項１０】 前記酸化層は酸素プラズマアッシング
工程を用いて形成することを特徴とする請求項９に記載
の薄膜トランジスタの製造方法。 - 【請求項１１】 前記ゲート電極はＡｌ、ＭｏおよびＣ
ｒから選択された金属で構成され、前記半導体層は真性
非晶質シリコン半導体層からなり、前記オーミックコン
タクト層はｎ型不純物がドープされた非晶質シリコンか
らなるとともに、前記ソース電極およびドレイン電極が
シリコンを０．５〜３ｗｔ％含むアルミニウムで構成さ
れていることを特徴とする請求項１に記載の薄膜トラン
ジスタの製造方法。 - 【請求項１２】 前記ゲート電極が、少なくともアルミ
ニウムを主成分とする金属および純アルミニウムから選
ばれてなる下層金属と、遷移金属からなる上層金属との
二層構造を有し、前記ソースおよびドレイン電極がアル
ミニウムを主成分とする下層電極と遷移金属からなる上
層電極の二層構造を有する薄膜トランジスタ領域および
端子領域上を覆うようにパッシベーション膜を形成する
工程と、前記ゲート電極およびソース電極の端子部上の
前記パッシベーション膜と前記ドレイン電極の画素電極
と接続される領域上の前記パッシベーション膜とに前記
上層金属を露出させるコンタクトホールを形成する工程
と、前記コンタクトホールおよびその周囲に透明電極を
形成して、ゲート端子、ソース端子および画素電極を形
成する工程を有することを特徴とする請求項１に記載の
薄膜トランジスタの製造方法。 - 【請求項１３】 前記ゲート電極が、少なくともアルミ
ニウムを主成分とする下層金属と、遷移金属からなる上
層金属との二層構造を有し、前記ソースおよびドレイン
電極がアルミニウムを主成分とする下層電極と遷移金属
からなる上層電極の二層構造を有し、前記ソースおよび
ドレイン電極のパターニングに用いたレジストを剥離せ
ずに連続して、前記ソースおよびドレイン電極の断面形
状を順テーパとするためのエッチング用レジストとして
適用することを特徴とする請求項１に記載の薄膜トラン
ジスタの製造方法。 - 【請求項１４】 請求項１に記載の製造方法により得ら
れる薄膜トランジスタにおいて、前記ゲート電極、前記
ソース電極および前記ドレイン電極はアルミニウムを主
成分とする下層電極と遷移金属からなる上層電極の二層
構造をそれぞれ有し、下層電極の端面にはアルミニウム
の酸化膜が形成されていることを特徴とする薄膜トラン
ジスタ。 - 【請求項１５】 前記下層電極はシリコンを０．５〜３
ｗｔ％含むアルミニウムで構成され、前記上層電極はＴ
ｉおよびＣｒから選択された金属で構成されていること
を特徴とする請求項１４に記載の薄膜トランジスタ。 - 【請求項１６】 前記半導体層は、真性非晶質シリコン
半導体層であり、前記オーミックコンタクト層はｎ型不
純物がドープされた非晶質シリコン層であることを特徴
とする請求項１５に記載の薄膜トランジスタの製造方
法。 - 【請求項１７】 前記ゲート電極の幅は前記島状の前記
半導体層および前記オーミックコンタクト層の幅より狭
いことを特徴とする請求項１４に記載の薄膜トランジス
タ。
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| JP14078999 | 1999-05-20 | ||
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