JPH04116923A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH04116923A JPH04116923A JP23589490A JP23589490A JPH04116923A JP H04116923 A JPH04116923 A JP H04116923A JP 23589490 A JP23589490 A JP 23589490A JP 23589490 A JP23589490 A JP 23589490A JP H04116923 A JPH04116923 A JP H04116923A
- Authority
- JP
- Japan
- Prior art keywords
- heat treatment
- semiconductor device
- polycrystalline silicon
- stage
- sheet resistance
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 9
- 239000004065 semiconductor Substances 0.000 title claims description 9
- 238000010438 heat treatment Methods 0.000 claims abstract description 25
- 239000012535 impurity Substances 0.000 claims abstract description 11
- 230000004913 activation Effects 0.000 claims abstract description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 15
- 238000000034 method Methods 0.000 claims description 14
- 238000005468 ion implantation Methods 0.000 claims description 6
- 229910052710 silicon Inorganic materials 0.000 abstract description 5
- 239000010703 silicon Substances 0.000 abstract description 5
- 229910052785 arsenic Inorganic materials 0.000 abstract description 3
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 abstract description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 238000001259 photo etching Methods 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- -1 arsenic ions Chemical class 0.000 description 1
- 235000014121 butter Nutrition 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
Landscapes
- Bipolar Transistors (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、半導体装置の製造方法に関し、特にバイポー
ラトランジスタのエミッタ、又は、配線に用いられてい
る多結晶シリコンの特性を改善した半導体装置の製造方
法に関するものである。
ラトランジスタのエミッタ、又は、配線に用いられてい
る多結晶シリコンの特性を改善した半導体装置の製造方
法に関するものである。
［従来の技術］
従来、多結晶シリコンに、イオン注入法により不純物を
注入した後には、活性化のための熱処理を９００℃〜１
０００℃で行なっている。しかし、素子の微細化と半導
体結合の浅化を達成しようとすると、熱処理温度を低温
にする必要があり、例えば最小線幅０．５μｍ対応のプ
ロセスでは、８００〜９００℃の低温プロセスが用いら
れている。
注入した後には、活性化のための熱処理を９００℃〜１
０００℃で行なっている。しかし、素子の微細化と半導
体結合の浅化を達成しようとすると、熱処理温度を低温
にする必要があり、例えば最小線幅０．５μｍ対応のプ
ロセスでは、８００〜９００℃の低温プロセスが用いら
れている。
［発明が解決しようとしている課題］
しかしながら、この低温プロセス（８００〜９００℃）
による熱処理工程を使用した場合、多結晶シリコンの抵
抗が大きくなり、シート抵抗が大きくなってしまうとい
う欠点があった。
による熱処理工程を使用した場合、多結晶シリコンの抵
抗が大きくなり、シート抵抗が大きくなってしまうとい
う欠点があった。
［課題を解決するための手段及び作用］本発明の半導体
装置の製造方法では、多結晶シリコンにイオン注入法に
より不純物を注入後の熱処理を、少なくとも２段階で行
なうことを特徴とする。
装置の製造方法では、多結晶シリコンにイオン注入法に
より不純物を注入後の熱処理を、少なくとも２段階で行
なうことを特徴とする。
これは、まず、１回目の熱処理は６００〜６５０℃の低
温で行なうことにより、多結晶シリコンの粒径を大きく
することができる。次に２回目の熱処理は、８００℃＝
９ＯＯ℃で行ない、不純物を拡散させる。
温で行なうことにより、多結晶シリコンの粒径を大きく
することができる。次に２回目の熱処理は、８００℃＝
９ＯＯ℃で行ない、不純物を拡散させる。
このような、本発明の手段によれば、多結晶シリコンの
抵抗値を低くすることができ、これによるシート抵抗が
低く、かつ、浅い接合が形成できる。
抵抗値を低くすることができ、これによるシート抵抗が
低く、かつ、浅い接合が形成できる。
［実施例］
第１図は、本発明をバイポーラトランジスタのエミッタ
に用いた実施例を示す。
に用いた実施例を示す。
本実施例は、図に示すように、シリコン基板１に、ＮＰ
Ｎバイポーラトランジスタのコレクタ抵抗を減少させる
ためのｎ０埋込層２を形成後、コレクタとなる、ｎ−エ
ピタキシャル層３を形成する。
Ｎバイポーラトランジスタのコレクタ抵抗を減少させる
ためのｎ０埋込層２を形成後、コレクタとなる、ｎ−エ
ピタキシャル層３を形成する。
次に、ｎ′″埋込層２と同様な意味で、ｎ゛層４、素子
分離領域となるｐ゛層５形成した後、表面に厚い酸化膜
６を形成し、フォトエツチング法により、バターニング
する。
分離領域となるｐ゛層５形成した後、表面に厚い酸化膜
６を形成し、フォトエツチング法により、バターニング
する。
次に、ＮＰＮバイポーラトランジスタのベースであるｐ
−層７をイオン注入法により形成した後、薄い酸化膜８
を形成する。
−層７をイオン注入法により形成した後、薄い酸化膜８
を形成する。
次に、エミッタの不純物拡散口となるダイレクトコンタ
クトをフォトエツチング法により形成した後、減圧ＣＶ
Ｄ法により約６００℃程度で多結晶シリコン９を０．２
μｍ程度成膜する。
クトをフォトエツチング法により形成した後、減圧ＣＶ
Ｄ法により約６００℃程度で多結晶シリコン９を０．２
μｍ程度成膜する。
次に、その上からエミッタの不純物となるひ素イオンを
、注入量５Ｘ１０’″（／ｃｍ” ） 、加速電圧１５
０ （ｋｅＶ）でイオン注入する。
、注入量５Ｘ１０’″（／ｃｍ” ） 、加速電圧１５
０ （ｋｅＶ）でイオン注入する。
その後、活性化のための熱処理を行うにあたり、第１段
階の熱処理を６５０℃、１時間で行ない、第２段階の熱
処理を、８００℃〜９００℃程度で１時間行ない、エミ
ッタとなるｎ゛層１０を形成する。
階の熱処理を６５０℃、１時間で行ない、第２段階の熱
処理を、８００℃〜９００℃程度で１時間行ない、エミ
ッタとなるｎ゛層１０を形成する。
第２図に熱処理を１回のみ行なった熱処理温度と多結晶
シリコンのシート抵抗値を示す０本実施例では、Ａ点に
示すように、６５０℃の非京に低い温度で熱処理を行う
ことで、低いシート抵抗値を示している。これは、この
温度領域で結晶粒が大きくなるためと考えられる。
シリコンのシート抵抗値を示す０本実施例では、Ａ点に
示すように、６５０℃の非京に低い温度で熱処理を行う
ことで、低いシート抵抗値を示している。これは、この
温度領域で結晶粒が大きくなるためと考えられる。
第３図に、実施例により得られた、２回目の熱処理温度
と、多結晶シリコンのシート抵抗値との関係を示す、ま
た参考として、熱処理を１回（８００℃、１時間）のみ
行なった場合の値をＥ点に示す０図の８１〜８３点は、
それぞれ本実施例の結果を示すものであるが、図に示す
とおり、本実施例により、多結晶シリコンのシート抵抗
値を減少させることができた。
と、多結晶シリコンのシート抵抗値との関係を示す、ま
た参考として、熱処理を１回（８００℃、１時間）のみ
行なった場合の値をＥ点に示す０図の８１〜８３点は、
それぞれ本実施例の結果を示すものであるが、図に示す
とおり、本実施例により、多結晶シリコンのシート抵抗
値を減少させることができた。
なお本実施例では、多結晶シリコン中の不純物として砒
素を用いたが、これは燐でもよい、又、本発明は、多結
晶シリコンを、配線又はＭＯＳトランジスタのゲート電
極として用いる場合にも、低抵抗化の手段として有効で
ある。
素を用いたが、これは燐でもよい、又、本発明は、多結
晶シリコンを、配線又はＭＯＳトランジスタのゲート電
極として用いる場合にも、低抵抗化の手段として有効で
ある。
［発明の効果］
以上説明した様に、多結晶シリコンにイオン注入法によ
り不純物を注入した後の活性化のための熱処理を、少な
くとも２段階とし、第１段階を第２段階よりも低温で処
理することにより、多結晶シリコンのシート抵抗を減少
させ、かつ、浅い接合を形成することができる効果が得
られる。
り不純物を注入した後の活性化のための熱処理を、少な
くとも２段階とし、第１段階を第２段階よりも低温で処
理することにより、多結晶シリコンのシート抵抗を減少
させ、かつ、浅い接合を形成することができる効果が得
られる。
第１図は、本発明の製造方法により製造される半導体装
置の一例の断面図。 第２図は、１回目の熱処理時の温度とシート抵抗値との
関係を示す図。 第３図は、２回目の熱処理時の温度とシート抵抗値との
関係を示す図。 １、シリコン基板 ２、ｎ０埋込層 ３、ｎ゛エピタキシヤル層コレクタ） ４゜ ｎ９層 ５、ｐ゛層 （素子分離領域） ６゜ 酸化膜 ７゜ 層 （ベース） ８゜ 酸化膜 ９゜ 多結晶シリコン層 １０、ｎ” 層 （エミッタ）
置の一例の断面図。 第２図は、１回目の熱処理時の温度とシート抵抗値との
関係を示す図。 第３図は、２回目の熱処理時の温度とシート抵抗値との
関係を示す図。 １、シリコン基板 ２、ｎ０埋込層 ３、ｎ゛エピタキシヤル層コレクタ） ４゜ ｎ９層 ５、ｐ゛層 （素子分離領域） ６゜ 酸化膜 ７゜ 層 （ベース） ８゜ 酸化膜 ９゜ 多結晶シリコン層 １０、ｎ” 層 （エミッタ）
Claims (2)
- （１）多結晶シリコンに、イオン注入法により不純物を
注入した後に、活性化のための熱処理工程を行う半導体
装置の製造方法において、 前記熱処理工程を、少なくとも２段階とし、第１段階を
、第２段階より低温で行なうことを特徴とする半導体装
置の製造方法。 - （２）前記第１段階の熱処理を６００〜６５０℃の低温
で行ない、前記第２段階の熱処理を８００〜９００℃で
行なうことを特徴とする請求項１に記載の半導体装置の
製造方法。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23589490A JPH04116923A (ja) | 1990-09-07 | 1990-09-07 | 半導体装置の製造方法 |
| US07/755,452 US5242858A (en) | 1990-09-07 | 1991-09-05 | Process for preparing semiconductor device by use of a flattening agent and diffusion |
| CA002050781A CA2050781C (en) | 1990-09-07 | 1991-09-06 | Process for preparing semiconductor device |
| EP19910115132 EP0480178A3 (en) | 1990-09-07 | 1991-09-06 | Process for preparing semiconductor device |
| US08/067,788 US5476799A (en) | 1990-09-07 | 1993-05-27 | Process for preparing semiconductor device using a tunnel oxidized layer |
| US08/390,548 US5597741A (en) | 1990-09-07 | 1995-02-17 | Process for forming a recrystallized layer and diffusing impurities |
| US08/457,149 US5739590A (en) | 1990-09-07 | 1995-06-01 | Semiconductor device having improved surface evenness |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23589490A JPH04116923A (ja) | 1990-09-07 | 1990-09-07 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04116923A true JPH04116923A (ja) | 1992-04-17 |
Family
ID=16992821
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23589490A Pending JPH04116923A (ja) | 1990-09-07 | 1990-09-07 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04116923A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012204362A (ja) * | 2011-03-23 | 2012-10-22 | Sharp Corp | 窒化物半導体発光素子の製造方法 |
-
1990
- 1990-09-07 JP JP23589490A patent/JPH04116923A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012204362A (ja) * | 2011-03-23 | 2012-10-22 | Sharp Corp | 窒化物半導体発光素子の製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4502894A (en) | Method of fabricating polycrystalline silicon resistors in integrated circuit structures using outdiffusion | |
| US4755487A (en) | Method for making bipolar transistors using rapid thermal annealing | |
| JPS63305546A (ja) | 半導体集積回路装置の製造方法 | |
| JP2662029B2 (ja) | Ｍｏｓ型トランジスタの製造方法 | |
| JPH04116923A (ja) | 半導体装置の製造方法 | |
| JP2715479B2 (ja) | 半導体装置の製造方法 | |
| JPH02181931A (ja) | 半導体装置の製造方法 | |
| JPS6245179A (ja) | 半導体装置の製造方法 | |
| JPH01108772A (ja) | バイポーラトランジスタの製造方法 | |
| JPH01268169A (ja) | バイポーラトランジスタ | |
| JPS60213019A (ja) | 半導体装置の製造方法 | |
| JPS63144567A (ja) | 半導体装置の製造方法 | |
| JPH04168764A (ja) | 半導体装置の製造方法 | |
| JPH0290664A (ja) | コンデンサの製造方法 | |
| JPS61253865A (ja) | 半導体装置の製造方法 | |
| JPH02232929A (ja) | 埋込層を備えた半導体装置 | |
| JPS6085561A (ja) | 半導体装置の製造方法 | |
| JPS6049646A (ja) | 半導体装置の製造方法 | |
| JPH03280548A (ja) | Ｎｐｎトランジスタの製造方法 | |
| JPS62214657A (ja) | 半導体集積回路装置の製造方法 | |
| JPH06314736A (ja) | 半導体装置 | |
| JPS6376374A (ja) | 半導体装置の製造方法 | |
| JPS63306659A (ja) | 半導体装置およびその製造方法 | |
| JPH0220057A (ja) | 半導体装置の製造方法 | |
| JPH01109738A (ja) | 半導体装置の製造方法 |