JPH0220057A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0220057A JPH0220057A JP17061088A JP17061088A JPH0220057A JP H0220057 A JPH0220057 A JP H0220057A JP 17061088 A JP17061088 A JP 17061088A JP 17061088 A JP17061088 A JP 17061088A JP H0220057 A JPH0220057 A JP H0220057A
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Links
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Landscapes
- Bipolar Transistors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特にバイポーラ
トランジスタとＣＭｏ５トランジスタとを同一基板上に
形成するＢｉ−ＣＭＯ３ｊ％Ｍ回路の製造方法に関する
。
トランジスタとＣＭｏ５トランジスタとを同一基板上に
形成するＢｉ−ＣＭＯ３ｊ％Ｍ回路の製造方法に関する
。
バイポーラトランジスタとＣＭＯＳトランジスタとを同
一基板上に形成するＢｉ −ＣＭＯ９集積回路の配線形
成の為の絶縁膜としては、ＰＳＧ膜もしくはＢＰＳＧ膜
が用いられている。以下にＢＰＳＧｌｍを使った場合に
ついて説明を行なう。
一基板上に形成するＢｉ −ＣＭＯ９集積回路の配線形
成の為の絶縁膜としては、ＰＳＧ膜もしくはＢＰＳＧ膜
が用いられている。以下にＢＰＳＧｌｍを使った場合に
ついて説明を行なう。
従来、ＢＰＳＧ膜の平坦化のためにＢＰＳＧ膜成長後、
水蒸気雰囲気中で９００℃、約１０分の熱処理によるリ
フローを行なっていたが、ＢＰＳＧ膜が酸化に対してバ
リアとならないことから、このリフローによってＢＰＳ
Ｇ膜下のシリコンおよび多結晶シリコン表面が酸化され
てしまい、ＮＰＮトランジスタのエミッタ・ベース間シ
ョートやエミッタ接地電流増幅率（以下ｈＦＥと記す）
のばらつきおよび抵抗のばらつき等の問題点を生じてい
た。そこでこの酸化を防ぐためにＢＰＳＧ膜のりフロー
を窒素雰囲気中で行ない、この場合前記リフローと同等
のりフロー効果をもたらすように９５０℃、約２０分の
熱処理条件を用いていた。以下第２図を用いて説明する
第２図において、エミッタとなるＮ＋型拡散領域１４Ａ
やＰ＋型拡散領域１５Ａ等からなる線形ＮＰＮトランジ
スタ（以下ＮＰＮＴｒ、と記す）、Ｎ−型エピタキシャ
ル層４ＢやＰ＋型拡散領域１５Ｂ等からなる横形ＰＮＰ
トランジスタ（以下Ｌ−ＰＮＰ Ｔｒ、と記す）、ソ
ース・ドレインとなるＮ＋型拡散領域１４Ｄやゲート電
極９Ａ等からなるＮチャネルＭＯ３）ランジスタ（以下
Ｎｃｈ Ｔｒ、と記す）およびソースドレインとなる
Ｐ＋型拡散領域１５ｒ）やゲート電極９Ｂ等からなるＰ
チャネルＭＯ３）ランジスタ（以下Ｐｃｈ Ｔｒ、と
記す）の各素子を形成したＰ型シリコン基板１上に層間
絶縁膜としてＢＰＳＧ膜１６全１６する。次で窒素雰囲
気中にて９５０℃、２０分のりフローを行ない、ＢＰＳ
Ｇ膜１６全１６化する。次に平坦化されなりＰＳＧ膜１
６にコンタクト孔を設けたのちアルミ電極１７を形成し
てＢ ｉ−ＣＭＯ３トランジスタを完成させる。
水蒸気雰囲気中で９００℃、約１０分の熱処理によるリ
フローを行なっていたが、ＢＰＳＧ膜が酸化に対してバ
リアとならないことから、このリフローによってＢＰＳ
Ｇ膜下のシリコンおよび多結晶シリコン表面が酸化され
てしまい、ＮＰＮトランジスタのエミッタ・ベース間シ
ョートやエミッタ接地電流増幅率（以下ｈＦＥと記す）
のばらつきおよび抵抗のばらつき等の問題点を生じてい
た。そこでこの酸化を防ぐためにＢＰＳＧ膜のりフロー
を窒素雰囲気中で行ない、この場合前記リフローと同等
のりフロー効果をもたらすように９５０℃、約２０分の
熱処理条件を用いていた。以下第２図を用いて説明する
第２図において、エミッタとなるＮ＋型拡散領域１４Ａ
やＰ＋型拡散領域１５Ａ等からなる線形ＮＰＮトランジ
スタ（以下ＮＰＮＴｒ、と記す）、Ｎ−型エピタキシャ
ル層４ＢやＰ＋型拡散領域１５Ｂ等からなる横形ＰＮＰ
トランジスタ（以下Ｌ−ＰＮＰ Ｔｒ、と記す）、ソ
ース・ドレインとなるＮ＋型拡散領域１４Ｄやゲート電
極９Ａ等からなるＮチャネルＭＯ３）ランジスタ（以下
Ｎｃｈ Ｔｒ、と記す）およびソースドレインとなる
Ｐ＋型拡散領域１５ｒ）やゲート電極９Ｂ等からなるＰ
チャネルＭＯ３）ランジスタ（以下Ｐｃｈ Ｔｒ、と
記す）の各素子を形成したＰ型シリコン基板１上に層間
絶縁膜としてＢＰＳＧ膜１６全１６する。次で窒素雰囲
気中にて９５０℃、２０分のりフローを行ない、ＢＰＳ
Ｇ膜１６全１６化する。次に平坦化されなりＰＳＧ膜１
６にコンタクト孔を設けたのちアルミ電極１７を形成し
てＢ ｉ−ＣＭＯ３トランジスタを完成させる。
上述した従来の半導体装置の製造方法では、ＰＮＰ
’Ｔ’ｒ、のエミッタおよびＮｃｈ Ｔｒ。
’Ｔ’ｒ、のエミッタおよびＮｃｈ Ｔｒ。
のソース・ドレイン領域を形成するために、熱酸化によ
る厚さ１００〜３００Ａの酸化膜１０Ａをとおしてヒ素
のイオン注入を行なっているが、この酸化膜上にＢ Ｐ
Ｓ Ｇ膜を成長させ、窒素雰囲気中にて９５０℃、約
２０分の熱処理を行う場合、ＢＰＳＧ膜中のリンが薄い
酸化膜中を拡散して突き抜け、その下のシリコンおよび
多結晶シリコン表面に拡散してしまう。このためＮ−型
エピタキシャル層表面の濃度が上がり、ＮＰＮ′Ｔ”
ｒ 、のコレクターベース間耐圧の低下、ＬＰ Ｎ Ｐ
Ｔ ｒ 、のｈｐε、エミッターベース間耐圧および
コレクターベース間耐圧の低下を生じるという欠点があ
る。
る厚さ１００〜３００Ａの酸化膜１０Ａをとおしてヒ素
のイオン注入を行なっているが、この酸化膜上にＢ Ｐ
Ｓ Ｇ膜を成長させ、窒素雰囲気中にて９５０℃、約
２０分の熱処理を行う場合、ＢＰＳＧ膜中のリンが薄い
酸化膜中を拡散して突き抜け、その下のシリコンおよび
多結晶シリコン表面に拡散してしまう。このためＮ−型
エピタキシャル層表面の濃度が上がり、ＮＰＮ′Ｔ”
ｒ 、のコレクターベース間耐圧の低下、ＬＰ Ｎ Ｐ
Ｔ ｒ 、のｈｐε、エミッターベース間耐圧および
コレクターベース間耐圧の低下を生じるという欠点があ
る。
本発明の半導体装置の製造方法は、半導体基板−Ｆに形
成された酸化膜をとおして不純物をイオン注入しバイポ
ーラトランジスタのエミッタおよびＣＭＯＳトランジス
タのソース・ドレインを形成したのち、前記酸化膜上に
ＰＳＧ膜またはＢＰＳＧ膜からなる層間絶縁膜を形成す
る半導体装置の製造方法であって、前記酸化膜−トにバ
リア用の絶縁膜を形成したのち層間絶縁膜を形成するも
のである。
成された酸化膜をとおして不純物をイオン注入しバイポ
ーラトランジスタのエミッタおよびＣＭＯＳトランジス
タのソース・ドレインを形成したのち、前記酸化膜上に
ＰＳＧ膜またはＢＰＳＧ膜からなる層間絶縁膜を形成す
る半導体装置の製造方法であって、前記酸化膜−トにバ
リア用の絶縁膜を形成したのち層間絶縁膜を形成するも
のである。
次に、本発明について図面を参照して説明する。第１図
（ａ）〜（ｅ）は本発明の一実施例を説明するための工
程順に示した半導体チ・ツブの断面図である。
（ａ）〜（ｅ）は本発明の一実施例を説明するための工
程順に示した半導体チ・ツブの断面図である。
まず、第１図（ａ＞に示すように、１〜５０Ω１のＰ−
型シリコン基板１上に、たとえばヒ素のイオン注入によ
り２０〜４０Ω／ワのＮ１型埋込層２Ａ〜２Ｃと、ホウ
素のイオン注入により２００〜５００Ω／口のＰ＋型埋
込層３Ａ、３）３とを形成する０次に全面に０．５〜２
Ω（１のＮ型エピタキシャルＪｉ！４Ａ〜４Ｃを形成し
た後、ホウ素のイオン注入を５０〜８０ＫｅＶ、１０１
２〜１０ ”ｃｔａ−”で行なうことにより、ＮｃｈＴ
ｒのＰウェルおよび絶縁分離領域の一部となるＰ型拡散
領域５Ａ、５Ｂを同時に形成する。次でリンのイオン注
入を１００〜１５０Ｋｅ■、１０１２〜１０１３ｃ、−
２で行なうことにより、ＮＰＮＴ’ｒのコレクタの一部
、Ｌ、、 ＝ＮＰＮ Ｔｒ、のベースの一部およびＰ
ｃｈＴｒ、のＮウェルとなるＮ型拡散領域６Ａ〜６Ｃを
同時に形成する。
型シリコン基板１上に、たとえばヒ素のイオン注入によ
り２０〜４０Ω／ワのＮ１型埋込層２Ａ〜２Ｃと、ホウ
素のイオン注入により２００〜５００Ω／口のＰ＋型埋
込層３Ａ、３）３とを形成する０次に全面に０．５〜２
Ω（１のＮ型エピタキシャルＪｉ！４Ａ〜４Ｃを形成し
た後、ホウ素のイオン注入を５０〜８０ＫｅＶ、１０１
２〜１０ ”ｃｔａ−”で行なうことにより、ＮｃｈＴ
ｒのＰウェルおよび絶縁分離領域の一部となるＰ型拡散
領域５Ａ、５Ｂを同時に形成する。次でリンのイオン注
入を１００〜１５０Ｋｅ■、１０１２〜１０１３ｃ、−
２で行なうことにより、ＮＰＮＴ’ｒのコレクタの一部
、Ｌ、、 ＝ＮＰＮ Ｔｒ、のベースの一部およびＰ
ｃｈＴｒ、のＮウェルとなるＮ型拡散領域６Ａ〜６Ｃを
同時に形成する。
次に第１図（ｂ）に示すように、選択酸化−により約Ｉ
Ｂｍの絶縁分離用の厚い酸化膜７を形成した後、厚さ３
００〜５００Ａのゲート酸化膜８を形成したのち、その
上部に厚さ４０００〜６０００Ａの多結晶シリコンから
なるＮｃｈＴ ｒ 、及びＰｃｈ ’Ｔ”ｒ、のゲー
ト電極９Ａ、９Ｂを形成する。その後、厚さ５００〜７
００へのパターン用の酸化膜１０を形成した後、この酸
化膜１０を介してホウ素のイオン注入を２０〜５０Ｋｅ
Ｖ、３〜７Ｘ １０”ｃｒａ−２ノ条件で行なうコトに
より、１〜３にΩ／口のＮＰＮ Ｔｒ、のベースとな
るＰ型拡散領域１１を形成する。
Ｂｍの絶縁分離用の厚い酸化膜７を形成した後、厚さ３
００〜５００Ａのゲート酸化膜８を形成したのち、その
上部に厚さ４０００〜６０００Ａの多結晶シリコンから
なるＮｃｈＴ ｒ 、及びＰｃｈ ’Ｔ”ｒ、のゲー
ト電極９Ａ、９Ｂを形成する。その後、厚さ５００〜７
００へのパターン用の酸化膜１０を形成した後、この酸
化膜１０を介してホウ素のイオン注入を２０〜５０Ｋｅ
Ｖ、３〜７Ｘ １０”ｃｒａ−２ノ条件で行なうコトに
より、１〜３にΩ／口のＮＰＮ Ｔｒ、のベースとな
るＰ型拡散領域１１を形成する。
次に、第１図（Ｃ）に示すように、パターン用の酸化膜
１０を選択的にエツチングしてＮＰＮＴｒ、のエミッタ
とコレクタおよびＬ −Ｐ Ｎ ＰＴ ｒ 、のベース
の開口部を形成した後、全面に厚さｔ ｏｏｏ〜１５０
ＯＡの多結晶シリコン層１２を成長する。次でこの多結
晶シリ：１ン層１２を選択的にエツチングしてＮＰＮ’
Ｔ’ｒ、のエミ・ツタとコレクタの開口部およびＴ、、
−Ｐ Ｎ ＰＴｒ、のベースの開口部上にのみ残した
後、厚さ約２００Ａの薄いパターン用の酸化１１！ １
０Δを形成する。次にこのパターン用の酸化膜１０Ａを
介して、ヒ素のイオン注入を６０〜８０ＫｅＶ５〜１０
Ｘ １．０ ”ｃｍ−２の条件で行なうことにより、
ＮＰＮ Ｔｒ、のエミッタ、コレクタコンタクト１［
、−ＮＰＮ Ｔｒ、のベースコンタクトおよびＮｃｈ
Ｔｒ、のソース・ドレインとなるＮ＋型拡散領域＋４Ａ
〜１４１）を同時に形成する。続いて酸化膜１０Ａを介
してホウ素のイオン注入を２０〜５０ＫｅＶ、５〜ｇＸ
１０”Ｃ１ｌ−２（７）条件で行なうことにより、Ｎ
ＰＮ Ｔｒ、のベースコンタクト、Ｌ−ＰＮＰ １
”ｒ、のエミッタとコレクタおよびＰｃｈＴｒ、のソー
ス・ドレインとなるＰ＋型拡散領域１５Ａ〜１５Ｄを同
時に形成する。
１０を選択的にエツチングしてＮＰＮＴｒ、のエミッタ
とコレクタおよびＬ −Ｐ Ｎ ＰＴ ｒ 、のベース
の開口部を形成した後、全面に厚さｔ ｏｏｏ〜１５０
ＯＡの多結晶シリコン層１２を成長する。次でこの多結
晶シリ：１ン層１２を選択的にエツチングしてＮＰＮ’
Ｔ’ｒ、のエミ・ツタとコレクタの開口部およびＴ、、
−Ｐ Ｎ ＰＴｒ、のベースの開口部上にのみ残した
後、厚さ約２００Ａの薄いパターン用の酸化１１！ １
０Δを形成する。次にこのパターン用の酸化膜１０Ａを
介して、ヒ素のイオン注入を６０〜８０ＫｅＶ５〜１０
Ｘ １．０ ”ｃｍ−２の条件で行なうことにより、
ＮＰＮ Ｔｒ、のエミッタ、コレクタコンタクト１［
、−ＮＰＮ Ｔｒ、のベースコンタクトおよびＮｃｈ
Ｔｒ、のソース・ドレインとなるＮ＋型拡散領域＋４Ａ
〜１４１）を同時に形成する。続いて酸化膜１０Ａを介
してホウ素のイオン注入を２０〜５０ＫｅＶ、５〜ｇＸ
１０”Ｃ１ｌ−２（７）条件で行なうことにより、Ｎ
ＰＮ Ｔｒ、のベースコンタクト、Ｌ−ＰＮＰ １
”ｒ、のエミッタとコレクタおよびＰｃｈＴｒ、のソー
ス・ドレインとなるＰ＋型拡散領域１５Ａ〜１５Ｄを同
時に形成する。
次に第１図（ｄ＞に示すように、全面に厚さ５００〜２
００〇へのＣＶ Ｉ）法によるバリア用酸化膜２０を薄
く成長させた後、厚さ約１μｍの層間絶縁膜としてのＢ
ＰＳＧ膜１６全１６させる。
００〇へのＣＶ Ｉ）法によるバリア用酸化膜２０を薄
く成長させた後、厚さ約１μｍの層間絶縁膜としてのＢ
ＰＳＧ膜１６全１６させる。
ついで、窒素雰囲気中にて９５０℃、約２０分の熱処理
を行なうことにより、ＢＰＳＧ膜１６全１６ローさせ平
坦化する。
を行なうことにより、ＢＰＳＧ膜１６全１６ローさせ平
坦化する。
最後に、第１図（ｅ）に示すように、ＢＰＳＧｇｊ４］
６を選択的にエツチングし開口部を形成したのち、ア
ルミニウム膜を蒸着もしくはスパッタリング法により形
成したのちパターニングし、各トランジスタのアルミ電
極１７を形成してＢ１−ＣＭＯＳトランジスタを完成さ
せる９ このように本実施例によれば、ＢＰＳＧＩｌｉ１６の下
にバリア用酸化膜２ｏが形成されているため、ＢＰＳＧ
膜１６中のリンが酸化膜１０Ａを通して多結晶シリコン
層１２やエピタキシャル層中に拡散することはなくなる
ため、各トランジスタの特性の劣化は抑制される。
６を選択的にエツチングし開口部を形成したのち、ア
ルミニウム膜を蒸着もしくはスパッタリング法により形
成したのちパターニングし、各トランジスタのアルミ電
極１７を形成してＢ１−ＣＭＯＳトランジスタを完成さ
せる９ このように本実施例によれば、ＢＰＳＧＩｌｉ１６の下
にバリア用酸化膜２ｏが形成されているため、ＢＰＳＧ
膜１６中のリンが酸化膜１０Ａを通して多結晶シリコン
層１２やエピタキシャル層中に拡散することはなくなる
ため、各トランジスタの特性の劣化は抑制される。
尚、上記実施例においてはバリア用の絶縁膜としてＣＶ
Ｄ法による酸化膜を用いた場合に′）いて説明したが、
ＣＶＤ法による窒化膜を用いてもよい。
Ｄ法による酸化膜を用いた場合に′）いて説明したが、
ＣＶＤ法による窒化膜を用いてもよい。
以上説明したように本発明は、酸化膜を通して不純物を
イオン注入し、バイポーラトランジスタのエミッタ及び
ＣＭＯＳトランジスのソース・ドレインを形成したのち
、この酸化膜上にバリア用絶縁膜を介してＰＳＧ膜また
はＢＰＳＧ膜からなる層間絶縁膜を成長させることによ
り、熱処理によって層間絶縁膜中のリンが酸化膜を突き
抜けて下のシリコンおよび多結晶シリコン表面に拡散す
るのを防ぐことができる。したがってＮＰＮトランジス
タのコレクターベース間耐圧、Ｌ−ＮＰＮトランジスタ
のエミッターベース間耐圧、コレクターベース間耐圧お
よびｈＰＥの低下を防ぎ、ｈＦＥのばらつきを抑えるこ
とができるという効果がある。
イオン注入し、バイポーラトランジスタのエミッタ及び
ＣＭＯＳトランジスのソース・ドレインを形成したのち
、この酸化膜上にバリア用絶縁膜を介してＰＳＧ膜また
はＢＰＳＧ膜からなる層間絶縁膜を成長させることによ
り、熱処理によって層間絶縁膜中のリンが酸化膜を突き
抜けて下のシリコンおよび多結晶シリコン表面に拡散す
るのを防ぐことができる。したがってＮＰＮトランジス
タのコレクターベース間耐圧、Ｌ−ＮＰＮトランジスタ
のエミッターベース間耐圧、コレクターベース間耐圧お
よびｈＰＥの低下を防ぎ、ｈＦＥのばらつきを抑えるこ
とができるという効果がある。
第１図（ａ）〜（ｅ）は本発明の一実施例を説明するた
めの半導体チップの断面図、第２図は従来の半導体装置
の一例の断面図である。 １・・・Ｐ−型シリコン基板、２Ａ〜２Ｃ・・・Ｎ＋型
埋込層、３Ａ、３Ｂ・・・Ｐ＋型埋込層、４Ａ〜４Ｃ・
・・Ｎ＋型エピタキシャル層、５Ａ、５Ｂ・・・Ｐ＋型
拡散領域、６Ａ〜６Ｃ・・・Ｎ型拡散領域、７・・・絶
縁分離用酸化膜、８・・・ゲート酸化膜、９Ａ、９Ｂ・
・・ゲート電極、１０．ＩＯＡ・・・酸化膜、１１・・
・Ｐ型拡散領域、１２・・・多結晶シリコン層、１４Ａ
〜１４Ｄ・・・Ｎ＋型拡散領域、１５Ａ〜１５Ｄ・・・
Ｐ＋型拡散領域、１６・・・ＢＰＳＧ膜、１７・・・ア
ルミ電極、２０・・・バリア用酸化膜。
めの半導体チップの断面図、第２図は従来の半導体装置
の一例の断面図である。 １・・・Ｐ−型シリコン基板、２Ａ〜２Ｃ・・・Ｎ＋型
埋込層、３Ａ、３Ｂ・・・Ｐ＋型埋込層、４Ａ〜４Ｃ・
・・Ｎ＋型エピタキシャル層、５Ａ、５Ｂ・・・Ｐ＋型
拡散領域、６Ａ〜６Ｃ・・・Ｎ型拡散領域、７・・・絶
縁分離用酸化膜、８・・・ゲート酸化膜、９Ａ、９Ｂ・
・・ゲート電極、１０．ＩＯＡ・・・酸化膜、１１・・
・Ｐ型拡散領域、１２・・・多結晶シリコン層、１４Ａ
〜１４Ｄ・・・Ｎ＋型拡散領域、１５Ａ〜１５Ｄ・・・
Ｐ＋型拡散領域、１６・・・ＢＰＳＧ膜、１７・・・ア
ルミ電極、２０・・・バリア用酸化膜。
Claims (1)
- 半導体基板上に形成された酸化膜をとおして不純物をイ
オン注入しバイポーラトランジスタのエミッタおよびＣ
ＭＯＳトランジスタのソース・ドレインを形成したのち
、前記酸化膜上にＰＳＧ膜またはＢＰＳＧ膜からなる層
間絶縁膜を形成する半導体装置の製造方法において、前
記酸化膜上にバリア用の絶縁膜を形成したのち層間絶縁
膜を形成することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17061088A JPH0220057A (ja) | 1988-07-08 | 1988-07-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17061088A JPH0220057A (ja) | 1988-07-08 | 1988-07-08 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0220057A true JPH0220057A (ja) | 1990-01-23 |
Family
ID=15908046
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17061088A Pending JPH0220057A (ja) | 1988-07-08 | 1988-07-08 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0220057A (ja) |
-
1988
- 1988-07-08 JP JP17061088A patent/JPH0220057A/ja active Pending
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