JPH04116893A - 導体埋め込み型基板の製造方法 - Google Patents
導体埋め込み型基板の製造方法Info
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- JPH04116893A JPH04116893A JP23451890A JP23451890A JPH04116893A JP H04116893 A JPH04116893 A JP H04116893A JP 23451890 A JP23451890 A JP 23451890A JP 23451890 A JP23451890 A JP 23451890A JP H04116893 A JPH04116893 A JP H04116893A
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Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＰＶＤ（物理蒸着）法、又は、ＣＶＤ（化学
蒸着）法で回路を形成する電子回路基板に関する。
蒸着）法で回路を形成する電子回路基板に関する。
Ｃ従来の技術〕
従来の基板の構造及びその製造法を第３図に示す。
第３図において、基板上に絶縁層として、ｌ。
μｍのＳｉＯ□を真空蒸着によって形成する（（Ａ）図
）。
）。
そして、その上に厚さ１０１１ｍのＣｕ導体層を形成し
く（Ｂ）図）、エツチングして回路を形成する（（Ｃ）
図）。
く（Ｂ）図）、エツチングして回路を形成する（（Ｃ）
図）。
更にその上に、１０μｍのＳｉＯ□絶縁層を形成しく（
Ｄ）図）、エツチングによりバイアホールを形成する（
（Ｅ）図）。
Ｄ）図）、エツチングによりバイアホールを形成する（
（Ｅ）図）。
更にその上に、１０ａｍのＣｕ導体層を形成しく（Ｆ）
図）、エンチングにより回路を形成する（（Ｃ）図）。
図）、エンチングにより回路を形成する（（Ｃ）図）。
（バイアホール上の回路は若干薄くなるが、問題はない
。） これらの作業を繰り返し、導体層４層の回路を形成した
（（Ｈ）図）。
。） これらの作業を繰り返し、導体層４層の回路を形成した
（（Ｈ）図）。
しかし、従来の基板、特にＰＶＤ法やＣＶＤ法等により
回路形成する基板は、多層化時に導体層に対する絶縁層
のステップカハルージが悪く、絶縁の信軌性に欠けるも
のであった。
回路形成する基板は、多層化時に導体層に対する絶縁層
のステップカハルージが悪く、絶縁の信軌性に欠けるも
のであった。
従来基板は導体層に対する絶縁層のステップカバレージ
不良による絶縁の信頼性欠如という欠点を有している。
不良による絶縁の信頼性欠如という欠点を有している。
本発明は、前記欠点を排除した従来法とは異なる膜の積
層法により、絶縁の信軌性向上及び小型・軽量化を図る
基板を提供することを目的とする。
層法により、絶縁の信軌性向上及び小型・軽量化を図る
基板を提供することを目的とする。
本発明に係る導体埋め込み型基板の製造方法は、基板上
に酸化物絶縁膜を形成後、該絶縁膜の一部をエツチング
することにより溝を作り、前記溝の中に導体層を形成し
て回路（第１層）を形成した後、該第一層の上に酸化物
絶縁膜を形成し、該絶縁膜の一部をエツチングすること
で導体回路になる部分の溝を形成するとともに、バイア
ホールを形成し、絶縁層と導体層が平行に接するように
積層をくり返して多層化することを特徴とする。
に酸化物絶縁膜を形成後、該絶縁膜の一部をエツチング
することにより溝を作り、前記溝の中に導体層を形成し
て回路（第１層）を形成した後、該第一層の上に酸化物
絶縁膜を形成し、該絶縁膜の一部をエツチングすること
で導体回路になる部分の溝を形成するとともに、バイア
ホールを形成し、絶縁層と導体層が平行に接するように
積層をくり返して多層化することを特徴とする。
〔作 用〕
基板上に酸化物絶縁膜形成後、その一部をエツチングす
ることで溝を作り、この溝の中に導体層を形成し所定の
回路（第１層）を形成する。
ることで溝を作り、この溝の中に導体層を形成し所定の
回路（第１層）を形成する。
そして前述の方法をくり返して多層化をはかるが絶縁の
信頼性向上の手段として、絶縁層と導体層が必ず平行に
接するような積層法をくり返して使用し、小型・軽量化
をはかる。
信頼性向上の手段として、絶縁層と導体層が必ず平行に
接するような積層法をくり返して使用し、小型・軽量化
をはかる。
〔実施例］
本発明の実施例を第１図〜第２図に示す。
第１図は本発明の第１実施例を示す。
第１図において、基板上に絶縁として厚さ２０μｍのＳ
ｉＯ□を真空蒸着によって形成する（（Ａ）図）。
ｉＯ□を真空蒸着によって形成する（（Ａ）図）。
そして、絶縁層の一部をエツチングすることにより導体
回路となる部分の溝を形成する（（Ｂ）図）。
回路となる部分の溝を形成する（（Ｂ）図）。
一層目の厚さ１０μｍのＣｕ１体層を回路マスクを使用
して真空蒸着し、絶縁層の溝の中に導体回路を形成する
（（Ｃ）図）。
して真空蒸着し、絶縁層の溝の中に導体回路を形成する
（（Ｃ）図）。
さらに、その上に厚さ２０μｍのＳｉＯ□絶縁層を真空
蒸着によって形成後、一部エッチングすることにより導
体回路になる部分の溝を形成しく（Ｄ）図）、その後、
バイアホールを形成する（（Ｅ）図）。
蒸着によって形成後、一部エッチングすることにより導
体回路になる部分の溝を形成しく（Ｄ）図）、その後、
バイアホールを形成する（（Ｅ）図）。
バイアホールとは、絶縁層を挟んだ導体層２層を結ぶた
めに形成するホールであり、絶縁層をエツチングして形
成する。
めに形成するホールであり、絶縁層をエツチングして形
成する。
エツチング液は、ＨＦ溶液を使用する。
エツチング厚さの制御は、エツチング液の濃度とエツチ
ング時間による。
ング時間による。
さらに、その上に厚さ１０μｍのＣｕ導体層を回路マス
クを使用して真空蒸着し、絶縁層の溝の中に導体回路を
形成する（（Ｆ）図）。
クを使用して真空蒸着し、絶縁層の溝の中に導体回路を
形成する（（Ｆ）図）。
これらの作業を繰り返し、導体４層の回路を形成する（
（Ｇ）図）。
（Ｇ）図）。
２層目以上の導体層を形成する場合、蒸着工程は導体層
１層当たり２回となる。
１層当たり２回となる。
先ず、バイアホールのみの回路マスクを使用して、バイ
アホール部を埋め、その後、通常の回路マスクにより回
路を形成する。
アホール部を埋め、その後、通常の回路マスクにより回
路を形成する。
第１実施例では、絶縁層にＳｉＯ□、導体層にＣｕを使
用した例を挙げたが、絶縁層にＡ ｌ ｔ（ｈ等、導体
層にＡ１等も使用することもできる。
用した例を挙げたが、絶縁層にＡ ｌ ｔ（ｈ等、導体
層にＡ１等も使用することもできる。
第２図は本発明の第２実施例を示す。
第２図において基板上に種類の異なる絶縁層Ａ（例えば
八ｆｚＯ＋）、絶縁層Ｂ（例えばＳｉＯ□）をそれぞれ
真空蒸着によって１０μｍづつ形成する（（Ａ）図）。
八ｆｚＯ＋）、絶縁層Ｂ（例えばＳｉＯ□）をそれぞれ
真空蒸着によって１０μｍづつ形成する（（Ａ）図）。
そして絶縁層Ａの一部をエツチングすることにより、導
体回路となる部分の溝を形成する（（Ｂ）図）。
体回路となる部分の溝を形成する（（Ｂ）図）。
一層目の厚さ１０μｍのＣｕ導体層を回路マスクを使用
して真空蒸着し、絶縁層Ａの溝の中に導体回路を形成す
る（（Ｃ）図）。
して真空蒸着し、絶縁層Ａの溝の中に導体回路を形成す
る（（Ｃ）図）。
更にその上に、絶縁層Ａ、Ｂを１０ｕｍづつ真空蒸着に
よって形成し絶縁層Ａのみをエツチングすることにより
導体回路となる部分の溝を形成しく（Ｄ）図）、絶縁層
Ｂのみをエツチングしてバイアホールを形成する（（Ｅ
）図）。
よって形成し絶縁層Ａのみをエツチングすることにより
導体回路となる部分の溝を形成しく（Ｄ）図）、絶縁層
Ｂのみをエツチングしてバイアホールを形成する（（Ｅ
）図）。
その後、先ず、バイアホールのみの回路マスクを使用し
て、バイアホールを埋め（（Ｆ）図）、そして、通常の
回路マスクにより回路を形成する（（Ｇ）図）。
て、バイアホールを埋め（（Ｆ）図）、そして、通常の
回路マスクにより回路を形成する（（Ｇ）図）。
これらの作業を繰り返し、導体４層の回路を形成する（
（Ｈ）図）。
（Ｈ）図）。
又、第１実施例及び第２実施例では導体層を４層とした
が、４層に限定されることはなく何層であっても絶縁の
信頼性を高く維持したまま多層化を図ることもできる。
が、４層に限定されることはなく何層であっても絶縁の
信頼性を高く維持したまま多層化を図ることもできる。
本発明は前述のように構成されているで、以下に記載す
るような効果を奏する。
るような効果を奏する。
（１）従来の多層基板（第３図（Ｈ））では、導体層に
対する絶縁層のステップカバレージが多層になる程絶縁
不良が発生し昌くなり（第３図の丸内の部分）、絶縁の
信頼性が低下するが本発明に係る基板では、ステップカ
バレージ部を排除したため絶縁の信穀性低下は発生しな
い。
対する絶縁層のステップカバレージが多層になる程絶縁
不良が発生し昌くなり（第３図の丸内の部分）、絶縁の
信頼性が低下するが本発明に係る基板では、ステップカ
バレージ部を排除したため絶縁の信穀性低下は発生しな
い。
（２）又、表面はいつも平坦であるため、何層であって
も多層化が可能であり小型・軽量化に効果がある。
も多層化が可能であり小型・軽量化に効果がある。
第１図は本発明の第１実施例を示す図、第２図は本発明
の第２実施例を示す図、第３図は従来の多層基板を示す
図である。 −一、基板 （Ａ） （Ｃ） （Ｅ） （Ｇ） 第 一基板 （Ａ） 一基板 （Ｃ） 一基板 （Ｅ） （Ｇ） （Ｈ） □基板 （Ｂ） 一基板 （Ｄ） 一７蟇板 （Ｆ）
の第２実施例を示す図、第３図は従来の多層基板を示す
図である。 −一、基板 （Ａ） （Ｃ） （Ｅ） （Ｇ） 第 一基板 （Ａ） 一基板 （Ｃ） 一基板 （Ｅ） （Ｇ） （Ｈ） □基板 （Ｂ） 一基板 （Ｄ） 一７蟇板 （Ｆ）
Claims (1)
- 基板上に酸化物絶縁膜を形成後、該絶縁膜の一部をエッ
チングすることにより溝を作り、前記溝の中に導体層を
形成して回路（第１層）を形成した後、該第一層の上に
酸化物絶縁膜を形成し、該絶縁膜の一部をエッチングす
ることで導体回路になる部分の溝を形成するとともに、
バイアホールを形成し、絶縁層と導体層が平行に接する
ように積層をくり返して多層化することを特徴とする導
体埋め込み型基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23451890A JPH04116893A (ja) | 1990-09-06 | 1990-09-06 | 導体埋め込み型基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23451890A JPH04116893A (ja) | 1990-09-06 | 1990-09-06 | 導体埋め込み型基板の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04116893A true JPH04116893A (ja) | 1992-04-17 |
Family
ID=16972280
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23451890A Pending JPH04116893A (ja) | 1990-09-06 | 1990-09-06 | 導体埋め込み型基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04116893A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6434819B1 (en) | 1998-11-27 | 2002-08-20 | Shinko Electric Industries Co., Ltd. | Production of multilayer circuit board |
-
1990
- 1990-09-06 JP JP23451890A patent/JPH04116893A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6434819B1 (en) | 1998-11-27 | 2002-08-20 | Shinko Electric Industries Co., Ltd. | Production of multilayer circuit board |
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