JP2001291769A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Abstract
(57)【要約】
【課題】 上層配線と下層Ａｌ合金配線のコンタクト抵
抗の低抵抗化を図る共に下層Ａｌ合金配線の高抵抗化を
抑制できる半導体装置の製造方法を提供する。 【解決手段】 本発明に係る半導体装置の製造方法は、
Ａｌ合金膜３、Ｔｉ膜５ａ及びＴｉＮ膜７からなる下層
Ａｌ合金配線１０と、それに電気的に接続された上層配
線３０と、を備えた半導体装置の製造方法であって、Ａ
ｌ合金膜３上にＴｉ膜を形成する工程と、このＴｉ膜を
加工することにより、Ａｌ合金膜３上における下記ビア
ホール１３ａの下部のみにＴｉ膜５ａを残す工程と、こ
のＴｉ膜５ａ及びＡｌ合金膜３の上にＴｉＮ膜７を形成
する工程と、このＴｉＮ膜７上に絶縁膜１３を形成する
工程と、この絶縁膜１３にビアホール１３ａを形成する
工程と、このビアホール１３ａ内及び絶縁膜１３上に上
層配線３０を形成する工程と、を具備するものである。
抗の低抵抗化を図る共に下層Ａｌ合金配線の高抵抗化を
抑制できる半導体装置の製造方法を提供する。 【解決手段】 本発明に係る半導体装置の製造方法は、
Ａｌ合金膜３、Ｔｉ膜５ａ及びＴｉＮ膜７からなる下層
Ａｌ合金配線１０と、それに電気的に接続された上層配
線３０と、を備えた半導体装置の製造方法であって、Ａ
ｌ合金膜３上にＴｉ膜を形成する工程と、このＴｉ膜を
加工することにより、Ａｌ合金膜３上における下記ビア
ホール１３ａの下部のみにＴｉ膜５ａを残す工程と、こ
のＴｉ膜５ａ及びＡｌ合金膜３の上にＴｉＮ膜７を形成
する工程と、このＴｉＮ膜７上に絶縁膜１３を形成する
工程と、この絶縁膜１３にビアホール１３ａを形成する
工程と、このビアホール１３ａ内及び絶縁膜１３上に上
層配線３０を形成する工程と、を具備するものである。
Description
【０００１】
【発明の属する技術分野】本発明は、下層Ａｌ合金配線
とそれに接続した上層配線を備えた半導体装置及びその
製造方法に関するものである。
とそれに接続した上層配線を備えた半導体装置及びその
製造方法に関するものである。
【０００２】
【従来の技術】図２は、従来の半導体装置の製造方法を
説明するための断面図である。まず、シリコン基板（図
示せず）の上方に第１の絶縁膜１０１を形成し、第１の
絶縁膜１０１上にスパッタ法によりバリアメタル層１０
２を堆積する。このバリアメタル層は、上層がＴｉＮ
層、下層がＴｉ層からなる積層構造を有する。この後、
バリアメタル層１０２上に連続したスパッタ法によりＡ
ｌ合金膜１０３を堆積する。次に、このＡｌ合金膜１０
３上に連続したスパッタ法により２２５℃以下の温度で
Ｔｉ膜１０５を堆積し、このＴｉ膜１０５上に連続した
スパッタ法によりＴｉＮ膜１０７を堆積する。なお、Ｔ
ｉＮ膜１０７及びＴｉ膜１０５は反射防止膜として作用
する。また、Ｔｉ膜１０５を２２５℃以下の温度で成膜
する理由は、２２５℃より高い温度のスパッタ法により
Ｔｉ膜を成膜すると、そのＴｉがＡｌ合金膜１０３中の
Ａｌと合金化反応を起こし、高抵抗のＡｌ−Ｔｉ合金層
が形成されてしまうので、そのＡｌ−Ｔｉ合金層の形成
を抑制するためである。これについては特開平９−６４
０３９号公報に開示されている。
説明するための断面図である。まず、シリコン基板（図
示せず）の上方に第１の絶縁膜１０１を形成し、第１の
絶縁膜１０１上にスパッタ法によりバリアメタル層１０
２を堆積する。このバリアメタル層は、上層がＴｉＮ
層、下層がＴｉ層からなる積層構造を有する。この後、
バリアメタル層１０２上に連続したスパッタ法によりＡ
ｌ合金膜１０３を堆積する。次に、このＡｌ合金膜１０
３上に連続したスパッタ法により２２５℃以下の温度で
Ｔｉ膜１０５を堆積し、このＴｉ膜１０５上に連続した
スパッタ法によりＴｉＮ膜１０７を堆積する。なお、Ｔ
ｉＮ膜１０７及びＴｉ膜１０５は反射防止膜として作用
する。また、Ｔｉ膜１０５を２２５℃以下の温度で成膜
する理由は、２２５℃より高い温度のスパッタ法により
Ｔｉ膜を成膜すると、そのＴｉがＡｌ合金膜１０３中の
Ａｌと合金化反応を起こし、高抵抗のＡｌ−Ｔｉ合金層
が形成されてしまうので、そのＡｌ−Ｔｉ合金層の形成
を抑制するためである。これについては特開平９−６４
０３９号公報に開示されている。
【０００３】この後、ＴｉＮ膜１０７上にレジスト膜
（図示せず）を塗布し、このレジスト膜を露光、現像す
ることにより、ＴｉＮ膜１０７上にはレジストパターン
が形成される。次に、このレジストパターンをマスクと
してＴｉＮ膜１０７、Ｔｉ膜１０５、Ａｌ合金膜１０３
及びバリアメタル層１０２をエッチングすることによ
り、第１の絶縁膜１０１の上にはＡｌ合金膜１０３等か
らなる第１のＡｌ合金配線１１０が形成される。
（図示せず）を塗布し、このレジスト膜を露光、現像す
ることにより、ＴｉＮ膜１０７上にはレジストパターン
が形成される。次に、このレジストパターンをマスクと
してＴｉＮ膜１０７、Ｔｉ膜１０５、Ａｌ合金膜１０３
及びバリアメタル層１０２をエッチングすることによ
り、第１の絶縁膜１０１の上にはＡｌ合金膜１０３等か
らなる第１のＡｌ合金配線１１０が形成される。
【０００４】次に、第１のＡｌ合金配線１１０上に第２
の絶縁膜１１３を形成し、第２の絶縁膜１１３上にレジ
スト膜（図示せず）を塗布し、このレジスト膜を露光、
現像することにより、第２の絶縁膜１１３上にはレジス
トパターンが形成される。次に、このレジストパターン
をマスクとして第２の絶縁膜１１３をエッチングするこ
とにより、第２の絶縁膜１１３には第１のＡｌ合金配線
１１０上に位置するビアホール１１３ａが形成される。
の絶縁膜１１３を形成し、第２の絶縁膜１１３上にレジ
スト膜（図示せず）を塗布し、このレジスト膜を露光、
現像することにより、第２の絶縁膜１１３上にはレジス
トパターンが形成される。次に、このレジストパターン
をマスクとして第２の絶縁膜１１３をエッチングするこ
とにより、第２の絶縁膜１１３には第１のＡｌ合金配線
１１０上に位置するビアホール１１３ａが形成される。
【０００５】この後、このビアホール１１３ａ内及び第
２の絶縁膜１１３上にスパッタ法によりバリアメタル層
１２２を堆積する。このバリアメタル層１２２は、上層
がＴｉＮ層、下層がＴｉ層からなる積層構造を有する。
次に、ビアホール１１３ａ内及びバリアメタル層１２２
上に連続したスパッタ法によりＡｌ合金膜１２３を堆積
する。次に、このＡｌ合金膜１２３上に連続したスパッ
タ法によりＴｉ膜１２５を堆積し、このＴｉ膜１２５上
に連続したスパッタ法によりＴｉＮ膜１２７を堆積す
る。なお、ＴｉＮ膜１２７及びＴｉ膜１２５は反射防止
膜として作用する。
２の絶縁膜１１３上にスパッタ法によりバリアメタル層
１２２を堆積する。このバリアメタル層１２２は、上層
がＴｉＮ層、下層がＴｉ層からなる積層構造を有する。
次に、ビアホール１１３ａ内及びバリアメタル層１２２
上に連続したスパッタ法によりＡｌ合金膜１２３を堆積
する。次に、このＡｌ合金膜１２３上に連続したスパッ
タ法によりＴｉ膜１２５を堆積し、このＴｉ膜１２５上
に連続したスパッタ法によりＴｉＮ膜１２７を堆積す
る。なお、ＴｉＮ膜１２７及びＴｉ膜１２５は反射防止
膜として作用する。
【０００６】この後、ＴｉＮ膜１２７、Ｔｉ膜１２５、
Ａｌ合金膜１２３及びバリアメタル層１２２をパターニ
ングする。これにより、第２の絶縁膜１１３上にはＡｌ
合金膜１２３等からなる第２のＡｌ合金配線１３０が形
成され、第２のＡｌ合金配線１３０はビアホール１１３
ａを介して第１のＡｌ合金配線１１０と電気的に接続さ
れる。
Ａｌ合金膜１２３及びバリアメタル層１２２をパターニ
ングする。これにより、第２の絶縁膜１１３上にはＡｌ
合金膜１２３等からなる第２のＡｌ合金配線１３０が形
成され、第２のＡｌ合金配線１３０はビアホール１１３
ａを介して第１のＡｌ合金配線１１０と電気的に接続さ
れる。
【０００７】
【発明が解決しようとする課題】ところで、上記従来の
半導体装置の製造方法では、Ｔｉ膜１０５を２２５℃以
下の温度で成膜することにより、高抵抗のＡｌ−Ｔｉ合
金層の形成を抑制している。しかし、Ａｌ合金配線１１
０を形成した後の熱工程により、Ｔｉ膜１０５とＡｌ合
金膜１０３とに合金化反応が起こることがある。この
際、Ｔｉ膜１０５におけるほとんど全てのＴｉが合金化
され、Ａｌ合金膜１０３とＴｉ膜１０５の界面にＡｌ−
Ｔｉ合金（Ａｌ3Ｔｉ）が形成されてしまう。このＡｌ
−Ｔｉ合金は高抵抗層であるため、Ａｌ合金配線１１０
の抵抗が上昇してしまう。
半導体装置の製造方法では、Ｔｉ膜１０５を２２５℃以
下の温度で成膜することにより、高抵抗のＡｌ−Ｔｉ合
金層の形成を抑制している。しかし、Ａｌ合金配線１１
０を形成した後の熱工程により、Ｔｉ膜１０５とＡｌ合
金膜１０３とに合金化反応が起こることがある。この
際、Ｔｉ膜１０５におけるほとんど全てのＴｉが合金化
され、Ａｌ合金膜１０３とＴｉ膜１０５の界面にＡｌ−
Ｔｉ合金（Ａｌ3Ｔｉ）が形成されてしまう。このＡｌ
−Ｔｉ合金は高抵抗層であるため、Ａｌ合金配線１１０
の抵抗が上昇してしまう。
【０００８】一方、Ｔｉ膜１０５を形成することなく、
Ａｌ合金膜１０３上に直接ＴｉＮ膜１０７を堆積するこ
とも考えられる。しかし、Ａｌ合金膜１０３上にＴｉＮ
膜１０７を堆積すると、Ａｌ合金膜１０３とＴｉＮ膜１
０７の界面にＡｌＮ層が形成されてしまい、そのＡｌＮ
層は絶縁体であるため、第１のＡｌ合金配線１１０と第
２のＡｌ合金配線１３０のコンタクトをビアホール１１
３ａ内でとる際にコンタクト抵抗の増大を招くことにな
る。これについては特開平９−６４０３９号公報に記載
されている。したがって、ＡｌＮ層の形成を防止するた
めにＡｌ合金膜１０３とＴｉＮ膜１０７との間にＴｉ膜
１０５を形成する必要がある。
Ａｌ合金膜１０３上に直接ＴｉＮ膜１０７を堆積するこ
とも考えられる。しかし、Ａｌ合金膜１０３上にＴｉＮ
膜１０７を堆積すると、Ａｌ合金膜１０３とＴｉＮ膜１
０７の界面にＡｌＮ層が形成されてしまい、そのＡｌＮ
層は絶縁体であるため、第１のＡｌ合金配線１１０と第
２のＡｌ合金配線１３０のコンタクトをビアホール１１
３ａ内でとる際にコンタクト抵抗の増大を招くことにな
る。これについては特開平９−６４０３９号公報に記載
されている。したがって、ＡｌＮ層の形成を防止するた
めにＡｌ合金膜１０３とＴｉＮ膜１０７との間にＴｉ膜
１０５を形成する必要がある。
【０００９】本発明は上記のような事情を考慮してなさ
れたものであり、その目的は、上層配線と下層Ａｌ合金
配線のコンタクト抵抗の低抵抗化を図る共に下層Ａｌ合
金配線の高抵抗化を抑制できる半導体装置及びその製造
方法を提供することにある。
れたものであり、その目的は、上層配線と下層Ａｌ合金
配線のコンタクト抵抗の低抵抗化を図る共に下層Ａｌ合
金配線の高抵抗化を抑制できる半導体装置及びその製造
方法を提供することにある。
【００１０】
【課題を解決するための手段】本発明に係る半導体装置
は、Ａｌ合金膜、Ｔｉ膜及びＴｉＮ膜からなる下層Ａｌ
合金配線と、それに電気的に接続された上層配線と、を
備えた半導体装置であって、Ａｌ合金膜上に形成され、
下記接続孔の下部のみに形成されたＴｉ膜と、このＴｉ
膜及びＡｌ合金膜の上に形成されたＴｉＮ膜と、このＴ
ｉＮ膜上に形成された絶縁膜と、この絶縁膜に形成され
た接続孔と、この接続孔内及び絶縁膜上に形成された上
層配線と、を具備することを特徴とする。
は、Ａｌ合金膜、Ｔｉ膜及びＴｉＮ膜からなる下層Ａｌ
合金配線と、それに電気的に接続された上層配線と、を
備えた半導体装置であって、Ａｌ合金膜上に形成され、
下記接続孔の下部のみに形成されたＴｉ膜と、このＴｉ
膜及びＡｌ合金膜の上に形成されたＴｉＮ膜と、このＴ
ｉＮ膜上に形成された絶縁膜と、この絶縁膜に形成され
た接続孔と、この接続孔内及び絶縁膜上に形成された上
層配線と、を具備することを特徴とする。
【００１１】本発明に係る半導体装置の製造方法は、Ａ
ｌ合金膜、Ｔｉ膜及びＴｉＮ膜からなる下層Ａｌ合金配
線と、それに電気的に接続された上層配線と、を備えた
半導体装置の製造方法であって、Ａｌ合金膜上にＴｉ膜
を形成する工程と、このＴｉ膜を加工することにより、
Ａｌ合金膜上における下記接続孔の下部のみにＴｉ膜を
残す工程と、このＴｉ膜及びＡｌ合金膜の上にＴｉＮ膜
を形成する工程と、このＴｉＮ膜上に絶縁膜を形成する
工程と、この絶縁膜に接続孔を形成する工程と、この接
続孔内及び絶縁膜上に上層配線を形成する工程と、を具
備することを特徴とする。
ｌ合金膜、Ｔｉ膜及びＴｉＮ膜からなる下層Ａｌ合金配
線と、それに電気的に接続された上層配線と、を備えた
半導体装置の製造方法であって、Ａｌ合金膜上にＴｉ膜
を形成する工程と、このＴｉ膜を加工することにより、
Ａｌ合金膜上における下記接続孔の下部のみにＴｉ膜を
残す工程と、このＴｉ膜及びＡｌ合金膜の上にＴｉＮ膜
を形成する工程と、このＴｉＮ膜上に絶縁膜を形成する
工程と、この絶縁膜に接続孔を形成する工程と、この接
続孔内及び絶縁膜上に上層配線を形成する工程と、を具
備することを特徴とする。
【００１２】上記半導体装置の製造方法によれば、Ｔｉ
Ｎ膜とＡｌ合金膜との間における接続孔の下部のみにＴ
ｉ膜を形成しているため、接続孔下におけるＴｉＮ膜と
Ａｌ合金膜との間に絶縁体であるＡｌＮ層が形成される
のを防止することができる。従って、下層Ａｌ合金配線
と上層配線のコンタクトを接続孔内でとる際におけるコ
ンタクト抵抗の増大を抑制でき、それによりコンタクト
抵抗の低抵抗化を図ることができる。これと共に、Ｔｉ
膜をＡｌ合金膜上の一部（接続孔下部のみ）にしか形成
していないため、Ａｌ合金膜とＴｉ膜の界面にＡｌ−Ｔ
ｉ合金が形成される部分を従来の半導体装置の製造方法
に比べて減少させることができる。つまり、下層Ａｌ合
金配線を形成した後の熱工程により、Ａｌ合金膜とＴｉ
膜に熱が加えられても、Ｔｉ膜をＡｌ合金膜上の一部に
しか形成していないため、ＡｌとＴｉが合金化する部分
を少なくすることができる。これにより、高抵抗のＡｌ
−Ｔｉ合金の形成を抑制でき、その結果、Ａｌ合金配線
の高抵抗化を抑制することができる。
Ｎ膜とＡｌ合金膜との間における接続孔の下部のみにＴ
ｉ膜を形成しているため、接続孔下におけるＴｉＮ膜と
Ａｌ合金膜との間に絶縁体であるＡｌＮ層が形成される
のを防止することができる。従って、下層Ａｌ合金配線
と上層配線のコンタクトを接続孔内でとる際におけるコ
ンタクト抵抗の増大を抑制でき、それによりコンタクト
抵抗の低抵抗化を図ることができる。これと共に、Ｔｉ
膜をＡｌ合金膜上の一部（接続孔下部のみ）にしか形成
していないため、Ａｌ合金膜とＴｉ膜の界面にＡｌ−Ｔ
ｉ合金が形成される部分を従来の半導体装置の製造方法
に比べて減少させることができる。つまり、下層Ａｌ合
金配線を形成した後の熱工程により、Ａｌ合金膜とＴｉ
膜に熱が加えられても、Ｔｉ膜をＡｌ合金膜上の一部に
しか形成していないため、ＡｌとＴｉが合金化する部分
を少なくすることができる。これにより、高抵抗のＡｌ
−Ｔｉ合金の形成を抑制でき、その結果、Ａｌ合金配線
の高抵抗化を抑制することができる。
【００１３】
【発明の実施の形態】以下、図面を参照して本発明の一
実施の形態について説明する。図１（ａ）〜（ｃ）は、
本発明の実施の形態による半導体装置の製造方法を示す
断面図である。
実施の形態について説明する。図１（ａ）〜（ｃ）は、
本発明の実施の形態による半導体装置の製造方法を示す
断面図である。
【００１４】まず、図１（ａ）に示すように、シリコン
基板（図示せず）の上方にシリコン酸化膜等からなる第
１の絶縁膜１を形成する。次に、第１の絶縁膜１上にス
パッタ法によりバリアメタル層２を堆積する。このバリ
アメタル層２は、上層がＴｉＮ層、下層がＴｉ層からな
る積層構造を有することが好ましい。
基板（図示せず）の上方にシリコン酸化膜等からなる第
１の絶縁膜１を形成する。次に、第１の絶縁膜１上にス
パッタ法によりバリアメタル層２を堆積する。このバリ
アメタル層２は、上層がＴｉＮ層、下層がＴｉ層からな
る積層構造を有することが好ましい。
【００１５】この後、バリアメタル層２上に連続したス
パッタ法により厚さ０．８μｍ程度のＡｌ合金膜３を堆
積する。なお、連続したスパッタ法とは、複数のスパッ
タチャンバーを備えたスパッタ装置により、真空を保持
した状態で次の膜をスパッタで成膜することをいう。次
に、このＡｌ合金膜３上に連続したスパッタ法により厚
さ１０ｎｍ程度のＴｉ膜５を堆積する。なお、Ｔｉ膜５
の成膜温度は２２５℃以下が好ましい。
パッタ法により厚さ０．８μｍ程度のＡｌ合金膜３を堆
積する。なお、連続したスパッタ法とは、複数のスパッ
タチャンバーを備えたスパッタ装置により、真空を保持
した状態で次の膜をスパッタで成膜することをいう。次
に、このＡｌ合金膜３上に連続したスパッタ法により厚
さ１０ｎｍ程度のＴｉ膜５を堆積する。なお、Ｔｉ膜５
の成膜温度は２２５℃以下が好ましい。
【００１６】この後、図１（ｂ）に示すように、このＴ
ｉ膜５上にレジスト膜を塗布し、このレジスト膜を露
光、現像することにより、Ｔｉ膜５上にはレジストパタ
ーンが形成される。次に、このレジストパターンをマス
クとしてＴｉ膜５をエッチングすることにより、Ａｌ合
金膜３上には後記ビアホール１３ａ下に位置するＴｉ膜
５ａが形成される。この後、Ｔｉ膜５ａ及びＡｌ合金膜
３の上にスパッタ法により厚さ２０〜３０ｎｍ程度のＴ
ｉＮ膜７を堆積する。なお、ＴｉＮ膜７は反射防止膜と
して作用する。また、ＴｉＮ膜７を成膜する前に、ＲＦ
による逆スパッタでＡｌ合金膜３表面及びＴｉ膜５ａ表
面の酸化被膜を除去することが好ましい。
ｉ膜５上にレジスト膜を塗布し、このレジスト膜を露
光、現像することにより、Ｔｉ膜５上にはレジストパタ
ーンが形成される。次に、このレジストパターンをマス
クとしてＴｉ膜５をエッチングすることにより、Ａｌ合
金膜３上には後記ビアホール１３ａ下に位置するＴｉ膜
５ａが形成される。この後、Ｔｉ膜５ａ及びＡｌ合金膜
３の上にスパッタ法により厚さ２０〜３０ｎｍ程度のＴ
ｉＮ膜７を堆積する。なお、ＴｉＮ膜７は反射防止膜と
して作用する。また、ＴｉＮ膜７を成膜する前に、ＲＦ
による逆スパッタでＡｌ合金膜３表面及びＴｉ膜５ａ表
面の酸化被膜を除去することが好ましい。
【００１７】次に、ＴｉＮ膜７上にレジスト膜（図示せ
ず）を塗布し、このレジスト膜を露光、現像することに
より、ＴｉＮ膜７上にはレジストパターンが形成され
る。この後、このレジストパターンをマスクとしてＴｉ
Ｎ膜７、Ａｌ合金膜３及びバリアメタル層２をエッチン
グすることにより、第１の絶縁膜１の上にはＡｌ合金膜
３等からなる第１のＡｌ合金配線（下層配線）１０が形
成される。次に、第１のＡｌ合金配線１０上にシリコン
酸化膜等からなる第２の絶縁膜１３をＣＶＤ（Chemical
Vapor Deposition）法等により堆積する。
ず）を塗布し、このレジスト膜を露光、現像することに
より、ＴｉＮ膜７上にはレジストパターンが形成され
る。この後、このレジストパターンをマスクとしてＴｉ
Ｎ膜７、Ａｌ合金膜３及びバリアメタル層２をエッチン
グすることにより、第１の絶縁膜１の上にはＡｌ合金膜
３等からなる第１のＡｌ合金配線（下層配線）１０が形
成される。次に、第１のＡｌ合金配線１０上にシリコン
酸化膜等からなる第２の絶縁膜１３をＣＶＤ（Chemical
Vapor Deposition）法等により堆積する。
【００１８】この後、図１（ｃ）に示すように、第２の
絶縁膜１３上にレジスト膜（図示せず）を塗布し、この
レジスト膜を露光、現像することにより、第２の絶縁膜
１３上にはレジストパターンが形成される。次に、この
レジストパターンをマスクとして第２の絶縁膜１３をエ
ッチングすることにより、第２の絶縁膜１３にはＴｉ膜
５ａ上に位置するビアホール１３ａが形成される。
絶縁膜１３上にレジスト膜（図示せず）を塗布し、この
レジスト膜を露光、現像することにより、第２の絶縁膜
１３上にはレジストパターンが形成される。次に、この
レジストパターンをマスクとして第２の絶縁膜１３をエ
ッチングすることにより、第２の絶縁膜１３にはＴｉ膜
５ａ上に位置するビアホール１３ａが形成される。
【００１９】この後、このビアホール１３ａ内及び第２
の絶縁膜１３上にスパッタ法によりバリアメタル層２２
を堆積する。このバリアメタル層２２は、上層がＴｉＮ
層、下層がＴｉ層からなる積層構造を有する。次に、ビ
アホール１３ａ内及びバリアメタル層２２上に連続した
スパッタ法によりＡｌ合金膜２３を堆積する。次に、こ
のＡｌ合金膜２３上に連続したスパッタ法によりＴｉ膜
２５を堆積し、このＴｉ膜２５上に連続したスパッタ法
によりＴｉＮ膜２７を堆積する。なお、ＴｉＮ膜２７及
びＴｉ膜２５は反射防止膜として作用する。
の絶縁膜１３上にスパッタ法によりバリアメタル層２２
を堆積する。このバリアメタル層２２は、上層がＴｉＮ
層、下層がＴｉ層からなる積層構造を有する。次に、ビ
アホール１３ａ内及びバリアメタル層２２上に連続した
スパッタ法によりＡｌ合金膜２３を堆積する。次に、こ
のＡｌ合金膜２３上に連続したスパッタ法によりＴｉ膜
２５を堆積し、このＴｉ膜２５上に連続したスパッタ法
によりＴｉＮ膜２７を堆積する。なお、ＴｉＮ膜２７及
びＴｉ膜２５は反射防止膜として作用する。
【００２０】この後、ＴｉＮ膜２７、Ｔｉ膜２５、Ａｌ
合金膜２３及びバリアメタル層２２をパターニングす
る。これにより、第２の絶縁膜１３上にはＡｌ合金膜２
３等からなる第２のＡｌ合金配線３０が形成され、第２
のＡｌ合金配線３０はビアホール１３ａを介して第１の
Ａｌ合金配線１０と電気的に接続される。
合金膜２３及びバリアメタル層２２をパターニングす
る。これにより、第２の絶縁膜１３上にはＡｌ合金膜２
３等からなる第２のＡｌ合金配線３０が形成され、第２
のＡｌ合金配線３０はビアホール１３ａを介して第１の
Ａｌ合金配線１０と電気的に接続される。
【００２１】上記実施の形態によれば、Ｔｉ膜５ａをＡ
ｌ合金膜３上の一部（ビアホール１３ａの下部のみ）に
しか形成していないため、Ａｌ合金膜とＴｉ膜の界面に
Ａｌ−Ｔｉ合金（Ａｌ3Ｔｉ）が形成される部分を従来
の半導体装置の製造方法に比べて減少させることができ
る。つまり、Ａｌ合金配線１０を形成した後の熱工程に
より、Ａｌ合金膜３とＴｉ膜５ａに熱が加えられても、
Ｔｉ膜５ａをＡｌ合金膜３上の一部にしか形成していな
いため、ＡｌとＴｉが合金化する部分を少なくすること
ができる。これにより、高抵抗のＡｌ−Ｔｉ合金（Ａｌ
3Ｔｉ）の形成を抑制でき、その結果、Ａｌ合金配線１
０の高抵抗化を抑制することができる。
ｌ合金膜３上の一部（ビアホール１３ａの下部のみ）に
しか形成していないため、Ａｌ合金膜とＴｉ膜の界面に
Ａｌ−Ｔｉ合金（Ａｌ3Ｔｉ）が形成される部分を従来
の半導体装置の製造方法に比べて減少させることができ
る。つまり、Ａｌ合金配線１０を形成した後の熱工程に
より、Ａｌ合金膜３とＴｉ膜５ａに熱が加えられても、
Ｔｉ膜５ａをＡｌ合金膜３上の一部にしか形成していな
いため、ＡｌとＴｉが合金化する部分を少なくすること
ができる。これにより、高抵抗のＡｌ−Ｔｉ合金（Ａｌ
3Ｔｉ）の形成を抑制でき、その結果、Ａｌ合金配線１
０の高抵抗化を抑制することができる。
【００２２】また、本実施の形態では、ＴｉＮ膜７とＡ
ｌ合金膜３との間におけるビアホール１３ａ底部の下に
Ｔｉ膜５ａを形成しているため、ビアホール１３ａ下に
おけるＴｉＮ膜７とＡｌ合金膜３との間に絶縁体である
ＡｌＮ層が形成されるのを防止することができる。従っ
て、第１のＡｌ合金配線１０と第２のＡｌ合金配線３０
のコンタクトをビアホール１３ａ内でとる際におけるコ
ンタクト抵抗の増大を抑制でき、それによりコンタクト
抵抗の低抵抗化を図ることができる。
ｌ合金膜３との間におけるビアホール１３ａ底部の下に
Ｔｉ膜５ａを形成しているため、ビアホール１３ａ下に
おけるＴｉＮ膜７とＡｌ合金膜３との間に絶縁体である
ＡｌＮ層が形成されるのを防止することができる。従っ
て、第１のＡｌ合金配線１０と第２のＡｌ合金配線３０
のコンタクトをビアホール１３ａ内でとる際におけるコ
ンタクト抵抗の増大を抑制でき、それによりコンタクト
抵抗の低抵抗化を図ることができる。
【００２３】尚、本発明は上記実施の形態に限定され
ず、種々変更して実施することが可能である。
ず、種々変更して実施することが可能である。
【００２４】
【発明の効果】以上説明したように本発明によれば、Ｔ
ｉＮ膜とＡｌ合金膜との間における接続孔の下部のみに
Ｔｉ膜を形成している。したがって、上層配線と下層Ａ
ｌ合金配線のコンタクト抵抗の低抵抗化を図る共に下層
Ａｌ合金配線の高抵抗化を抑制できる半導体装置及びそ
の製造方法を提供することができる。
ｉＮ膜とＡｌ合金膜との間における接続孔の下部のみに
Ｔｉ膜を形成している。したがって、上層配線と下層Ａ
ｌ合金配線のコンタクト抵抗の低抵抗化を図る共に下層
Ａｌ合金配線の高抵抗化を抑制できる半導体装置及びそ
の製造方法を提供することができる。
【図１】（ａ）〜（ｃ）は、本発明の実施の形態による
半導体装置の製造方法を示す断面図である。
半導体装置の製造方法を示す断面図である。
【図２】従来の半導体装置の製造方法を説明するための
断面図である。
断面図である。
１ 第１の絶縁膜 ２ バリアメタル層 ３ Ａｌ合金膜 ５，５ａ Ｔｉ膜 ７ ＴｉＮ膜 １３ 第２の絶縁膜 １３ａ ビアホール １０ 第１のＡｌ合金配線 ２２ バリアメタル層 ２３ Ａｌ合金膜 ２５ Ｔｉ膜 ２７ ＴｉＮ膜 ３０ 第２のＡｌ合金配線 １０１ 第１の絶縁膜 １０２ バリアメタル層 １０３ Ａｌ合金膜 １０５ Ｔｉ膜 １０７ ＴｉＮ膜 １１０ 第１のＡｌ合金配線 １１３ 第２の絶縁膜 １１３ａ ビアホール １２２ バリアメタル層 １２３ Ａｌ合金膜 １２５ Ｔｉ膜 １２７ ＴｉＮ膜 １３０ 第２のＡｌ合金配線
Claims (2)
- 【請求項１】 Ａｌ合金膜、Ｔｉ膜及びＴｉＮ膜からな
る下層Ａｌ合金配線と、それに電気的に接続された上層
配線と、を備えた半導体装置であって、 Ａｌ合金膜上に形成され、下記接続孔の下部のみに形成
されたＴｉ膜と、 このＴｉ膜及びＡｌ合金膜の上に形成されたＴｉＮ膜
と、 このＴｉＮ膜上に形成された絶縁膜と、 この絶縁膜に形成された接続孔と、 この接続孔内及び絶縁膜上に形成された上層配線と、 を具備することを特徴とする半導体装置。 - 【請求項２】 Ａｌ合金膜、Ｔｉ膜及びＴｉＮ膜からな
る下層Ａｌ合金配線と、それに電気的に接続された上層
配線と、を備えた半導体装置の製造方法であって、 Ａｌ合金膜上にＴｉ膜を形成する工程と、 このＴｉ膜を加工することにより、Ａｌ合金膜上におけ
る下記接続孔の下部のみにＴｉ膜を残す工程と、 このＴｉ膜及びＡｌ合金膜の上にＴｉＮ膜を形成する工
程と、 このＴｉＮ膜上に絶縁膜を形成する工程と、 この絶縁膜に接続孔を形成する工程と、 この接続孔内及び絶縁膜上に上層配線を形成する工程
と、 を具備することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000106001A JP2001291769A (ja) | 2000-04-07 | 2000-04-07 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000106001A JP2001291769A (ja) | 2000-04-07 | 2000-04-07 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001291769A true JP2001291769A (ja) | 2001-10-19 |
Family
ID=18619245
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000106001A Withdrawn JP2001291769A (ja) | 2000-04-07 | 2000-04-07 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001291769A (ja) |
-
2000
- 2000-04-07 JP JP2000106001A patent/JP2001291769A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20070703 |