JP3613768B2 - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP3613768B2 JP3613768B2 JP21906993A JP21906993A JP3613768B2 JP 3613768 B2 JP3613768 B2 JP 3613768B2 JP 21906993 A JP21906993 A JP 21906993A JP 21906993 A JP21906993 A JP 21906993A JP 3613768 B2 JP3613768 B2 JP 3613768B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- connection hole
- wiring layer
- insulating film
- alloy
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【０００１】
【産業上の利用分野】
この発明は、ＬＳＩ等の半導体装置における多層配線構造に関し、特に拡散バリア層としてＴｉＯＮ膜を用いると共に反射防止膜としてＴｉＮ膜を用いたことによりアロイピットの発生及びＡｌヒロックの発生を防止するようにしたものである。
【０００２】
【従来の技術】
従来、ＬＳＩ等の半導体装置の多層配線構造としては、図５に示すものが提案されている。
【０００３】
図５において、Ｓｉからなる半導体基板１０の表面を覆うＳｉＯ２ 等の絶縁膜１４の上には、第１の配線層１６が形成され、絶縁膜１４及び配線層１６を覆う層間絶縁膜１８の上には、絶縁膜１８に設けた接続孔１８Ａを介して配線層１６に接続されるように第２の配線層が形成される。なお、配線層１６は、図示しない個所で絶縁膜１４に設けた接続孔を介して基板１０の所定領域にオーミック接続されている。
【０００４】
配線層１６は、下から順に接続抵抗低減膜１６ａ、拡散バリア膜１６ｂ、配線材膜１６ｃ、接続抵抗低減膜１６ｄ及び反射防止膜１６ｅを積層した構成になっている。反射防止膜１６ｅは、接続孔１８Ａを形成する際のホトリソグラフィ処理において配線面からの光反射を抑制することによりレジストのパターニング精度を向上させるためのものである。
【０００５】
配線層１６の一例としては、次のような構成のものを本願と同一出願人の先行特許出願（特願平４−２６０２９号）にて提案した。
【０００６】
膜 材料 厚さ［ｎｍ］
１６ｅ ＴｉＮ ５０
１６ｄ Ｔｉ １０
１６ｃ Ａｌ−Ｓｉ−Ｃｕ ３５０
１６ｂ ＴｉＮ １００
１６ａ Ｔｉ １０〜２０
先行特許出願では、Ｔｉ膜１６ａの記載を省略したが、接続抵抗（コンタクト抵抗）低減のためにＴｉ膜１６ａを設けるのが通例である。
【０００７】
配線層１６の他の例としては、膜１６ｂと膜１６ｃとの間に介在膜１６ｍを配置した次のような構成のものが知られている（例えば米国特許第５０７００３６号参照）。
【０００８】
膜 材料 厚さ［ｎｍ］
１６ｅ ＴｉＯｘ Ｎｙ ５０〜５００
１６ｄ Ｔｉ ７〜２０
１６ｃ Ａｌ−Ｓｉ−Ｔｉ ３００〜１０００
１６ｍ Ｔｉ ７〜２０
１６ｂ ＴｉＮ又はＴｉＯｘ Ｎｙ ５０〜２００
１６ａ Ｔｉ ２〜１０
ここで、膜１６ｅの材料において、ｘは０．１〜０．３、ｙは０．７〜０．９である。また、膜１６ｂの材料において、ｘは０．０５〜０．２、ｙは０．８〜０．９５である。
【０００９】
【発明が解決しようとする課題】
図６は、従来の多層配線形成における接続孔形成工程を示すものである。
【００１０】
半導体基板１０の表面には、ＳｉＯ２ 等からなるフィールド絶縁膜１１が形成されると共に、絶縁膜１１の素子孔内には、ＳｉＯ２ 等からなる薄いゲート絶縁膜１１Ｇを介してポリＳｉ等からなるゲート電極層１３Ｇが形成されている。絶縁膜１１の上には、ポリＳｉ等からなる配線層１３が形成されている。基板表面には、電極層１３Ｇに基づく段差や絶縁膜１１及び配線層１３の積層に基づく段差が存在する。
【００１１】
基板上面には、電極層１３Ｇ、配線層１３等を覆って絶縁膜１４が形成されるが、絶縁膜１４の上面は、基板表面の配線段差等を反映して凹凸状となる。このため、絶縁膜１４の上に複数の配線層を形成すると、これらの配線層が同一レベルとならず、例えば配線層１６Ａに比べて配線層１６Ｂが高い位置に形成される。
【００１２】
基板上面には、配線層１６Ａ，１６Ｂを覆って層間絶縁膜１８が平坦に形成され、絶縁膜１８には、配線層１６Ａ，１６Ｂにそれぞれ対応した接続孔１８ａ，１８ｂがホトリソグラフィ及びドライエッチング技術により形成される。このときのエッチング工程では、深い接続孔１８ａと浅い接続孔１８ｂとを同時に形成するため、深い接続孔１８ａのエッチング中に浅い接続孔１８ｂでは、過剰にエッチングが行なわれる。
【００１３】
配線層１６Ａ，１６Ｂとして、図５に示した構成のものを用いた場合、浅い接続孔１８ｂでは過剰エッチングにより反射防止膜１６ｅが図５に示すように量ｄだけけずられてしまう。
【００１４】
図７は、過剰エッチング時間と反射防止膜１６ｅのけずれ量ｄとの関係を示したもので、ラインＳ１ は反射防止膜１６ｅとしてＴｉＯＮ膜を用いた場合を示し、ラインＳ２ は反射防止膜１６ｅとしてＴｉＮ膜を用いた場合を示す。これらの場合において、接続孔の直径は１．０［μｍ］、エッチングガス系はＣＨＦ３ ／ＣＦ４ ／Ａｒであった。
【００１５】
図７によると、ＴｉＮ膜よりＴｉＯＮ膜の方がけずれ量ｄが２倍以上も大きいことがわかる。ＴｉＮ膜又はＴｉＯＮ膜を反射防止膜として用いる場合、その最適膜厚は４０〜５０［ｎｍ］程度である。また、浅い接続孔での過剰エッチング時間は１８０［秒］位になることがある。従って、反射防止膜１６ｅとしてＴｉＯＮ膜を用いた配線構造では、深い接続孔１８ａのエッチング中に浅い接続孔１８ｂ内でＴｉＯＮ膜がすべて除去されることがある。
【００１６】
接続孔内でＴｉＯＮ膜がすべて除去されると、層間絶縁膜１８の形成に伴う熱処理等によりＡｌ合金からなる配線材膜１６ｃからＡｌヒロックが接続孔内に成長し、上層配線のための配線材を被着する際に接続孔内での被覆性を劣化させる不都合がある。
【００１７】
反射防止膜１６ｅとしてＴｉＮ膜を用いた配線構造では、かような不都合がないものの、基板接続部にアロイピットが発生する不都合がある。すなわち、膜１６ｄ中のＴｉが膜１６ｃを構成するＡｌ−Ｓｉ−Ｃｕ合金中のＳｉと反応してＴｉｘ Ｓｉｙ を形成する。そして、Ａｌ−Ｓｉ−Ｃｕ合金中のＳｉだけでは足りなくて、ＴｉＮ膜１６ｂにおいてバリア性が不足している個所を経由して基板１０からＳｉを吸い上げることがあり、その結果として基板接続部にアロイピット（アロイスパイク）が発生することがある。アロイピットは、接合リーク電流を増大させるから、その発生を阻止するのが望ましい。
【００１８】
この発明の目的は、Ａｌヒロック発生及びアロイピット発生を共に防止することができる新規な多層配線構造を提供することにある。
【００１９】
【課題を解決するための手段】
この発明に係る半導体装置は、
シリコン基板と、
このシリコン基板の表面に形成され、該表面の一部に対応した第１の接続孔を有する第１の絶縁膜と、
この第１の絶縁膜の上に形成され、前記第１の接続孔内のシリコン部分に接続された第１の配線層であって、下から順に第１の抵抗低減膜としての第１のＴｉ膜と、拡散バリア膜としてのＴｉＯＮ膜と、配線材膜としてのシリコン含有Ａｌ合金膜と、第２の抵抗低減膜としての第２のＴｉ膜と、反射防止膜としてのＴｉＮ膜とを積層して構成され、前記第１のＴｉ膜が前記第１の接続孔内のシリコン部分に接触しているものと、
前記第１の絶縁膜及び前記第１の配線層を覆って形成され、該第１の配線層の一部に対応した第２の接続孔を有する第２の絶縁膜と、
この第２の絶縁膜の上に形成され、前記第２の接続孔を介して前記第１の配線層に接続された第２の配線層であって、前記第２の接続孔内で前記ＴｉＮ膜に接触するものとを備え、
前記第２のＴｉ膜の厚さを１ｎｍ〜４ｎｍ未満の範囲内に設定すると共に前記ＴｉＯＮ膜の厚さを少なくとも１００ｎｍとすることにより前記第２のＴｉ膜中のチタンによる前記シリコン基板からのシリコンの吸い上げを阻止する構成にしたことを特徴とするものである。
【００２０】
【作用】
この発明の構成によれば、ＴｉＯＮ膜に比べてエッチングされにくいＴｉＮ膜を反射防止膜として用いるので、接続孔形成時にシリコン含有Ａｌ合金膜の露出を阻止してＡｌヒロックの発生を防止することができる。また、第２のＴｉ膜の厚さを１ｎｍ〜４ｎｍ未満の範囲内に設定すると共にＴｉＮ膜に比べて耐熱性が良好なＴｉＯＮ膜（拡散バリア膜）の厚さを少なくとも１００ｎｍとすることにより第２のＴｉ膜中のチタンによるシリコン基板からのシリコンの吸い上げを阻止する構成にしたので、アロイピットの発生を防止することができる。
【００２１】
【実施例】
図１は、この発明の一実施例に係る半導体装置の多層配線構造を示すもので、図５，６と同様の部分には同様の符号を付して詳細な説明を省略する。
【００２２】
図１において、Ｓｉからなる半導体基板１０の表面には、Ｐ＋ 型又はＮ＋ 型の不純物ドープ領域１２が形成されている。基板上面には、不純物ドープ領域１２を覆って絶縁膜１４が形成され、絶縁膜１４には、領域１２の一部を露呈させるように接続孔１４Ａが形成される。
【００２３】
絶縁膜１４の上には、接続孔１４Ａを介して不純物ドープ領域１２に接続されるように配線層１６が形成される。配線層１６は、下から順に膜１６ａ、１６ｂ、１６ｃ、１６ｄ及び１６ｅを積層した構成になっており、具体的構成の一例を示すと、次の通りである。
【００２４】
膜 材料 厚さ［ｎｍ］
１６ｅ ＴｉＮ ４０〜５０
１６ｄ Ｔｉ １〜５
１６ｃ Ａｌ−Ｓｉ−Ｃｕ ３５０
１６ｂ ＴｉＯＮ １００
１６ａ Ｔｉ １０
ここで、Ｔｉ膜１６ｄは、なるべく薄い方がよい。
【００２５】
基板上面には、絶縁膜１４及び配線層１６を覆って層間絶縁膜１８が形成される。絶縁膜１８には、配線層１６の一部に対応して接続孔１８Ａが形成される。絶縁膜１８の上には、接続孔１８Ａを介して配線層１６に接続されるように配線層２０が形成される。接続孔１８Ａの直径は、０．８〜１．０［μｍ］である。また、配線層２０は、Ａｌ−Ｓｉ−Ｃｕ合金等からなるもので、約１［μｍ］の厚さを有する。
【００２６】
上記した構成によると、拡散バリア膜１６ｂが耐熱性良好なＴｉＯＮ膜からなっているので、４００〜５００℃，３０分程度の熱処理では、接続孔周辺部Ｘ，Ｙ等の個所にアロイピットが発生しない。また、反射防止膜１６ｅが図７で示したようにけずれ量が少ないＴｉＮ膜からなっているので、接続孔形成時に接続孔底部Ｚに残存するようになる。このため、Ａｌ合金膜１６ｃが露出せず、Ａｌヒロックが発生しない。
【００２７】
図２は、アロイピット発生試験に用いられる試料を示すものである。Ｓｉからなる半導体基板１０の表面には、Ｎ＋ 型の不純物ドープ領域１２が形成されると共に、領域１２を覆ってＳｉＯ２ 等からなる絶縁膜１４が形成されている。絶縁膜１４には、接続孔１４Ａが形成される。そして、絶縁膜１４上には、接続孔１４Ａを介して不純物ドープ領域１２に接続されるように配線層１６が形成される。接続孔１４Ａの直径は、０．６［μｍ］、絶縁膜１４の厚さは８００［ｎｍ］とした。
【００２８】
アロイピット発生試験では、図２のような試料に次の３ステップの熱処理を施した。
【００２９】
この後、絶縁膜１４及びＡｌ合金をＨＦで除去すると共に、ＴｉＮをアンモニア過水で除去してから、アロイピットを観察した。アロイピットは、図２，３に示すようにＴｉＮの被覆性が低下する接続孔周辺部Ｑ，Ｒにて発生しやすい。
【００３０】
図２の試料としては、配線層１６が図４（Ａ）のような従来構造のものと、配線層１６が図４（Ｂ）のようなこの発明に係る構造のものとを用意し、アロイピット発生率を比較した。ここで、アロイピット発生率は、アロイピットがあるコンタクト数／観察したコンタクト数なる式で表わされるもので、図４の配線構造（Ａ），（Ｂ）についてアロイピット発生率を対比して示すと、次の数１の通りである。
【００３１】
【数１】
従って、この発明に係る図４（Ｂ）の配線構造では、アロイピット発生を十分に抑止できること明らかである。
【００３２】
発明者の研究によれば、アロイピットの発生メカニズムは次のようなものと考えられる。すなわち、５００℃におけるＡｌ中へのＳｉの固溶度は、０．７５［％］である。いま、Ｔｉ膜１６ｄ中のＴｉと膜１６ｃを構成するＡｌ−Ｓｉ−Ｃｕ合金中のＳｉとが反応してＴｉＳｉｘ （ｘ＝１）が形成されるとすると、７［ｎｍ］のＴｉは、３５０［ｎｍ］のＡｌ−Ｓｉ（１．０％）−Ｃｕ合金中のＳｉをすべて消費しても足りず、Ｓｉ基板１０からＳｉを吸い上げる可能性がある。コンタクトのアスペクト比が大きくなって、コンタクト底部での拡散バリア膜の被覆性が低下すると、その部分を介してＡｌとＳｉが相互拡散し、アロイピットが発生する。
【００３３】
なお、ＴｉＯＮの耐熱性がＴｉＮより優れている旨の報告は既にある（１９８９年春季第３６回応用物理学関係連合講演会講演予稿集第７２５頁３ｐ−ＺＦ−１３「反応性スパッタＴｉＯｘ Ｎｙ 膜のバリア特性」参照）。
【００３４】
【発明の効果】
以上のように、この発明によれば、反射防止膜としてＴｉＮ膜を用いると共に拡散バリア膜としてＴｉＯＮ膜を用いてＡｌヒロック及びアロイピットの発生を防止するようにしたので、層間接続部の接続状態を改善できると共に接合リーク電流を低減できる効果が得られるものである。
【図面の簡単な説明】
【図１】この発明の一実施例に係る半導体装置の配線構造を示す基板断面図である。
【図２】アロイピット発生試験に用いられる試料を示す断面図である。
【図３】図２の試料の接続孔を示す上面図である。
【図４】図２の試料で採用される従来の配線構造（Ａ）及びこの発明の配線構造（Ｂ）を対比して示す断面図である。
【図５】従来の配線構造を説明するための基板断面図である。
【図６】従来の多層配線形成における接続孔形成工程を示す基板断面図である。
【図７】図６の工程における過剰エッチング時間と反射防止膜のけずれ量との関係を示すグラフである。
【符号の説明】
１０：半導体基板、１２：不純物ドープ領域、１４，１８：絶縁膜、１４Ａ，１８Ａ：接続孔、１６，２０：配線層、１６ａ，１６ｄ：接続抵抗低減膜、１６ｂ：拡散バリア膜、１６ｃ：配線材膜、１６ｅ：反射防止膜。
【産業上の利用分野】
この発明は、ＬＳＩ等の半導体装置における多層配線構造に関し、特に拡散バリア層としてＴｉＯＮ膜を用いると共に反射防止膜としてＴｉＮ膜を用いたことによりアロイピットの発生及びＡｌヒロックの発生を防止するようにしたものである。
【０００２】
【従来の技術】
従来、ＬＳＩ等の半導体装置の多層配線構造としては、図５に示すものが提案されている。
【０００３】
図５において、Ｓｉからなる半導体基板１０の表面を覆うＳｉＯ２ 等の絶縁膜１４の上には、第１の配線層１６が形成され、絶縁膜１４及び配線層１６を覆う層間絶縁膜１８の上には、絶縁膜１８に設けた接続孔１８Ａを介して配線層１６に接続されるように第２の配線層が形成される。なお、配線層１６は、図示しない個所で絶縁膜１４に設けた接続孔を介して基板１０の所定領域にオーミック接続されている。
【０００４】
配線層１６は、下から順に接続抵抗低減膜１６ａ、拡散バリア膜１６ｂ、配線材膜１６ｃ、接続抵抗低減膜１６ｄ及び反射防止膜１６ｅを積層した構成になっている。反射防止膜１６ｅは、接続孔１８Ａを形成する際のホトリソグラフィ処理において配線面からの光反射を抑制することによりレジストのパターニング精度を向上させるためのものである。
【０００５】
配線層１６の一例としては、次のような構成のものを本願と同一出願人の先行特許出願（特願平４−２６０２９号）にて提案した。
【０００６】
膜 材料 厚さ［ｎｍ］
１６ｅ ＴｉＮ ５０
１６ｄ Ｔｉ １０
１６ｃ Ａｌ−Ｓｉ−Ｃｕ ３５０
１６ｂ ＴｉＮ １００
１６ａ Ｔｉ １０〜２０
先行特許出願では、Ｔｉ膜１６ａの記載を省略したが、接続抵抗（コンタクト抵抗）低減のためにＴｉ膜１６ａを設けるのが通例である。
【０００７】
配線層１６の他の例としては、膜１６ｂと膜１６ｃとの間に介在膜１６ｍを配置した次のような構成のものが知られている（例えば米国特許第５０７００３６号参照）。
【０００８】
膜 材料 厚さ［ｎｍ］
１６ｅ ＴｉＯｘ Ｎｙ ５０〜５００
１６ｄ Ｔｉ ７〜２０
１６ｃ Ａｌ−Ｓｉ−Ｔｉ ３００〜１０００
１６ｍ Ｔｉ ７〜２０
１６ｂ ＴｉＮ又はＴｉＯｘ Ｎｙ ５０〜２００
１６ａ Ｔｉ ２〜１０
ここで、膜１６ｅの材料において、ｘは０．１〜０．３、ｙは０．７〜０．９である。また、膜１６ｂの材料において、ｘは０．０５〜０．２、ｙは０．８〜０．９５である。
【０００９】
【発明が解決しようとする課題】
図６は、従来の多層配線形成における接続孔形成工程を示すものである。
【００１０】
半導体基板１０の表面には、ＳｉＯ２ 等からなるフィールド絶縁膜１１が形成されると共に、絶縁膜１１の素子孔内には、ＳｉＯ２ 等からなる薄いゲート絶縁膜１１Ｇを介してポリＳｉ等からなるゲート電極層１３Ｇが形成されている。絶縁膜１１の上には、ポリＳｉ等からなる配線層１３が形成されている。基板表面には、電極層１３Ｇに基づく段差や絶縁膜１１及び配線層１３の積層に基づく段差が存在する。
【００１１】
基板上面には、電極層１３Ｇ、配線層１３等を覆って絶縁膜１４が形成されるが、絶縁膜１４の上面は、基板表面の配線段差等を反映して凹凸状となる。このため、絶縁膜１４の上に複数の配線層を形成すると、これらの配線層が同一レベルとならず、例えば配線層１６Ａに比べて配線層１６Ｂが高い位置に形成される。
【００１２】
基板上面には、配線層１６Ａ，１６Ｂを覆って層間絶縁膜１８が平坦に形成され、絶縁膜１８には、配線層１６Ａ，１６Ｂにそれぞれ対応した接続孔１８ａ，１８ｂがホトリソグラフィ及びドライエッチング技術により形成される。このときのエッチング工程では、深い接続孔１８ａと浅い接続孔１８ｂとを同時に形成するため、深い接続孔１８ａのエッチング中に浅い接続孔１８ｂでは、過剰にエッチングが行なわれる。
【００１３】
配線層１６Ａ，１６Ｂとして、図５に示した構成のものを用いた場合、浅い接続孔１８ｂでは過剰エッチングにより反射防止膜１６ｅが図５に示すように量ｄだけけずられてしまう。
【００１４】
図７は、過剰エッチング時間と反射防止膜１６ｅのけずれ量ｄとの関係を示したもので、ラインＳ１ は反射防止膜１６ｅとしてＴｉＯＮ膜を用いた場合を示し、ラインＳ２ は反射防止膜１６ｅとしてＴｉＮ膜を用いた場合を示す。これらの場合において、接続孔の直径は１．０［μｍ］、エッチングガス系はＣＨＦ３ ／ＣＦ４ ／Ａｒであった。
【００１５】
図７によると、ＴｉＮ膜よりＴｉＯＮ膜の方がけずれ量ｄが２倍以上も大きいことがわかる。ＴｉＮ膜又はＴｉＯＮ膜を反射防止膜として用いる場合、その最適膜厚は４０〜５０［ｎｍ］程度である。また、浅い接続孔での過剰エッチング時間は１８０［秒］位になることがある。従って、反射防止膜１６ｅとしてＴｉＯＮ膜を用いた配線構造では、深い接続孔１８ａのエッチング中に浅い接続孔１８ｂ内でＴｉＯＮ膜がすべて除去されることがある。
【００１６】
接続孔内でＴｉＯＮ膜がすべて除去されると、層間絶縁膜１８の形成に伴う熱処理等によりＡｌ合金からなる配線材膜１６ｃからＡｌヒロックが接続孔内に成長し、上層配線のための配線材を被着する際に接続孔内での被覆性を劣化させる不都合がある。
【００１７】
反射防止膜１６ｅとしてＴｉＮ膜を用いた配線構造では、かような不都合がないものの、基板接続部にアロイピットが発生する不都合がある。すなわち、膜１６ｄ中のＴｉが膜１６ｃを構成するＡｌ−Ｓｉ−Ｃｕ合金中のＳｉと反応してＴｉｘ Ｓｉｙ を形成する。そして、Ａｌ−Ｓｉ−Ｃｕ合金中のＳｉだけでは足りなくて、ＴｉＮ膜１６ｂにおいてバリア性が不足している個所を経由して基板１０からＳｉを吸い上げることがあり、その結果として基板接続部にアロイピット（アロイスパイク）が発生することがある。アロイピットは、接合リーク電流を増大させるから、その発生を阻止するのが望ましい。
【００１８】
この発明の目的は、Ａｌヒロック発生及びアロイピット発生を共に防止することができる新規な多層配線構造を提供することにある。
【００１９】
【課題を解決するための手段】
この発明に係る半導体装置は、
シリコン基板と、
このシリコン基板の表面に形成され、該表面の一部に対応した第１の接続孔を有する第１の絶縁膜と、
この第１の絶縁膜の上に形成され、前記第１の接続孔内のシリコン部分に接続された第１の配線層であって、下から順に第１の抵抗低減膜としての第１のＴｉ膜と、拡散バリア膜としてのＴｉＯＮ膜と、配線材膜としてのシリコン含有Ａｌ合金膜と、第２の抵抗低減膜としての第２のＴｉ膜と、反射防止膜としてのＴｉＮ膜とを積層して構成され、前記第１のＴｉ膜が前記第１の接続孔内のシリコン部分に接触しているものと、
前記第１の絶縁膜及び前記第１の配線層を覆って形成され、該第１の配線層の一部に対応した第２の接続孔を有する第２の絶縁膜と、
この第２の絶縁膜の上に形成され、前記第２の接続孔を介して前記第１の配線層に接続された第２の配線層であって、前記第２の接続孔内で前記ＴｉＮ膜に接触するものとを備え、
前記第２のＴｉ膜の厚さを１ｎｍ〜４ｎｍ未満の範囲内に設定すると共に前記ＴｉＯＮ膜の厚さを少なくとも１００ｎｍとすることにより前記第２のＴｉ膜中のチタンによる前記シリコン基板からのシリコンの吸い上げを阻止する構成にしたことを特徴とするものである。
【００２０】
【作用】
この発明の構成によれば、ＴｉＯＮ膜に比べてエッチングされにくいＴｉＮ膜を反射防止膜として用いるので、接続孔形成時にシリコン含有Ａｌ合金膜の露出を阻止してＡｌヒロックの発生を防止することができる。また、第２のＴｉ膜の厚さを１ｎｍ〜４ｎｍ未満の範囲内に設定すると共にＴｉＮ膜に比べて耐熱性が良好なＴｉＯＮ膜（拡散バリア膜）の厚さを少なくとも１００ｎｍとすることにより第２のＴｉ膜中のチタンによるシリコン基板からのシリコンの吸い上げを阻止する構成にしたので、アロイピットの発生を防止することができる。
【００２１】
【実施例】
図１は、この発明の一実施例に係る半導体装置の多層配線構造を示すもので、図５，６と同様の部分には同様の符号を付して詳細な説明を省略する。
【００２２】
図１において、Ｓｉからなる半導体基板１０の表面には、Ｐ＋ 型又はＮ＋ 型の不純物ドープ領域１２が形成されている。基板上面には、不純物ドープ領域１２を覆って絶縁膜１４が形成され、絶縁膜１４には、領域１２の一部を露呈させるように接続孔１４Ａが形成される。
【００２３】
絶縁膜１４の上には、接続孔１４Ａを介して不純物ドープ領域１２に接続されるように配線層１６が形成される。配線層１６は、下から順に膜１６ａ、１６ｂ、１６ｃ、１６ｄ及び１６ｅを積層した構成になっており、具体的構成の一例を示すと、次の通りである。
【００２４】
膜 材料 厚さ［ｎｍ］
１６ｅ ＴｉＮ ４０〜５０
１６ｄ Ｔｉ １〜５
１６ｃ Ａｌ−Ｓｉ−Ｃｕ ３５０
１６ｂ ＴｉＯＮ １００
１６ａ Ｔｉ １０
ここで、Ｔｉ膜１６ｄは、なるべく薄い方がよい。
【００２５】
基板上面には、絶縁膜１４及び配線層１６を覆って層間絶縁膜１８が形成される。絶縁膜１８には、配線層１６の一部に対応して接続孔１８Ａが形成される。絶縁膜１８の上には、接続孔１８Ａを介して配線層１６に接続されるように配線層２０が形成される。接続孔１８Ａの直径は、０．８〜１．０［μｍ］である。また、配線層２０は、Ａｌ−Ｓｉ−Ｃｕ合金等からなるもので、約１［μｍ］の厚さを有する。
【００２６】
上記した構成によると、拡散バリア膜１６ｂが耐熱性良好なＴｉＯＮ膜からなっているので、４００〜５００℃，３０分程度の熱処理では、接続孔周辺部Ｘ，Ｙ等の個所にアロイピットが発生しない。また、反射防止膜１６ｅが図７で示したようにけずれ量が少ないＴｉＮ膜からなっているので、接続孔形成時に接続孔底部Ｚに残存するようになる。このため、Ａｌ合金膜１６ｃが露出せず、Ａｌヒロックが発生しない。
【００２７】
図２は、アロイピット発生試験に用いられる試料を示すものである。Ｓｉからなる半導体基板１０の表面には、Ｎ＋ 型の不純物ドープ領域１２が形成されると共に、領域１２を覆ってＳｉＯ２ 等からなる絶縁膜１４が形成されている。絶縁膜１４には、接続孔１４Ａが形成される。そして、絶縁膜１４上には、接続孔１４Ａを介して不純物ドープ領域１２に接続されるように配線層１６が形成される。接続孔１４Ａの直径は、０．６［μｍ］、絶縁膜１４の厚さは８００［ｎｍ］とした。
【００２８】
アロイピット発生試験では、図２のような試料に次の３ステップの熱処理を施した。
【００２９】
【００３０】
図２の試料としては、配線層１６が図４（Ａ）のような従来構造のものと、配線層１６が図４（Ｂ）のようなこの発明に係る構造のものとを用意し、アロイピット発生率を比較した。ここで、アロイピット発生率は、アロイピットがあるコンタクト数／観察したコンタクト数なる式で表わされるもので、図４の配線構造（Ａ），（Ｂ）についてアロイピット発生率を対比して示すと、次の数１の通りである。
【００３１】
【数１】
【００３２】
発明者の研究によれば、アロイピットの発生メカニズムは次のようなものと考えられる。すなわち、５００℃におけるＡｌ中へのＳｉの固溶度は、０．７５［％］である。いま、Ｔｉ膜１６ｄ中のＴｉと膜１６ｃを構成するＡｌ−Ｓｉ−Ｃｕ合金中のＳｉとが反応してＴｉＳｉｘ （ｘ＝１）が形成されるとすると、７［ｎｍ］のＴｉは、３５０［ｎｍ］のＡｌ−Ｓｉ（１．０％）−Ｃｕ合金中のＳｉをすべて消費しても足りず、Ｓｉ基板１０からＳｉを吸い上げる可能性がある。コンタクトのアスペクト比が大きくなって、コンタクト底部での拡散バリア膜の被覆性が低下すると、その部分を介してＡｌとＳｉが相互拡散し、アロイピットが発生する。
【００３３】
なお、ＴｉＯＮの耐熱性がＴｉＮより優れている旨の報告は既にある（１９８９年春季第３６回応用物理学関係連合講演会講演予稿集第７２５頁３ｐ−ＺＦ−１３「反応性スパッタＴｉＯｘ Ｎｙ 膜のバリア特性」参照）。
【００３４】
【発明の効果】
以上のように、この発明によれば、反射防止膜としてＴｉＮ膜を用いると共に拡散バリア膜としてＴｉＯＮ膜を用いてＡｌヒロック及びアロイピットの発生を防止するようにしたので、層間接続部の接続状態を改善できると共に接合リーク電流を低減できる効果が得られるものである。
【図面の簡単な説明】
【図１】この発明の一実施例に係る半導体装置の配線構造を示す基板断面図である。
【図２】アロイピット発生試験に用いられる試料を示す断面図である。
【図３】図２の試料の接続孔を示す上面図である。
【図４】図２の試料で採用される従来の配線構造（Ａ）及びこの発明の配線構造（Ｂ）を対比して示す断面図である。
【図５】従来の配線構造を説明するための基板断面図である。
【図６】従来の多層配線形成における接続孔形成工程を示す基板断面図である。
【図７】図６の工程における過剰エッチング時間と反射防止膜のけずれ量との関係を示すグラフである。
【符号の説明】
１０：半導体基板、１２：不純物ドープ領域、１４，１８：絶縁膜、１４Ａ，１８Ａ：接続孔、１６，２０：配線層、１６ａ，１６ｄ：接続抵抗低減膜、１６ｂ：拡散バリア膜、１６ｃ：配線材膜、１６ｅ：反射防止膜。
Claims (1)
- シリコン基板と、
このシリコン基板の表面に形成され、該表面の一部に対応した第１の接続孔を有する第１の絶縁膜と、
この第１の絶縁膜の上に形成され、前記第１の接続孔内のシリコン部分に接続された第１の配線層であって、下から順に第１の抵抗低減膜としての第１のＴｉ膜と、拡散バリア膜としてのＴｉＯＮ膜と、配線材膜としてのシリコン含有Ａｌ合金膜と、第２の抵抗低減膜としての第２のＴｉ膜と、反射防止膜としてのＴｉＮ膜とを積層して構成され、前記第１のＴｉ膜が前記第１の接続孔内のシリコン部分に接触しているものと、
前記第１の絶縁膜及び前記第１の配線層を覆って形成され、該第１の配線層の一部に対応した第２の接続孔を有する第２の絶縁膜と、
この第２の絶縁膜の上に形成され、前記第２の接続孔を介して前記第１の配線層に接続された第２の配線層であって、前記第２の接続孔内で前記ＴｉＮ膜に接触するものとを備え、
前記第２のＴｉ膜の厚さを１ｎｍ〜４ｎｍ未満の範囲内に設定すると共に前記ＴｉＯＮ膜の厚さを少なくとも１００ｎｍとすることにより前記第２のＴｉ膜中のチタンによる前記シリコン基板からのシリコンの吸い上げを阻止する構成にしたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21906993A JP3613768B2 (ja) | 1993-08-11 | 1993-08-11 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21906993A JP3613768B2 (ja) | 1993-08-11 | 1993-08-11 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0758110A JPH0758110A (ja) | 1995-03-03 |
| JP3613768B2 true JP3613768B2 (ja) | 2005-01-26 |
Family
ID=16729785
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21906993A Expired - Fee Related JP3613768B2 (ja) | 1993-08-11 | 1993-08-11 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3613768B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000206562A (ja) * | 1999-01-08 | 2000-07-28 | Sony Corp | 液晶表示装置 |
| JP3322305B2 (ja) | 1999-02-25 | 2002-09-09 | 日本電気株式会社 | 半導体装置の製造方法 |
| KR100355861B1 (ko) * | 1999-05-11 | 2002-10-12 | 아남반도체 주식회사 | 반도체 소자의 제조 방법 |
| JP4038485B2 (ja) | 2003-03-12 | 2008-01-23 | 三星エスディアイ株式会社 | 薄膜トランジスタを備えた平板表示素子 |
| JP6295115B2 (ja) * | 2014-03-19 | 2018-03-14 | 富士通株式会社 | 光半導体装置及びその製造方法 |
-
1993
- 1993-08-11 JP JP21906993A patent/JP3613768B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0758110A (ja) | 1995-03-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2811131B2 (ja) | 半導体装置の配線接続構造およびその製造方法 | |
| KR0169283B1 (ko) | 반도체장치 및 그 제조방법 | |
| JP4656803B2 (ja) | エアギャップの銅のインタコネクト | |
| JP3300643B2 (ja) | 半導体装置の製造方法 | |
| JP2003124313A (ja) | 半導体装置およびその製造方法 | |
| JP3271272B2 (ja) | 半導体装置の製造方法 | |
| JP2964230B2 (ja) | 半導体装置の自己整合的金属配線形成方法 | |
| EP0077813B1 (en) | Low resistivity composite metallization for semiconductor devices and method therefor | |
| KR100277377B1 (ko) | 콘택트홀/스루홀의형성방법 | |
| JP3676185B2 (ja) | 半導体装置 | |
| JP3012187B2 (ja) | 半導体装置の製造方法 | |
| US5843837A (en) | Method of contact hole burying | |
| JP3613768B2 (ja) | 半導体装置 | |
| KR20040059982A (ko) | 반도체소자의 전도 패턴 형성 방법 | |
| JP4108189B2 (ja) | 配線構造、及びその形成方法 | |
| KR100399066B1 (ko) | 반도체소자의 알루미늄 합금 박막 제조 방법 | |
| KR100265839B1 (ko) | 반도체 소자의 금속배선 형 성방법 | |
| JPH10209276A (ja) | 配線形成方法 | |
| JP2002252280A (ja) | 半導体装置およびその製造方法 | |
| JP3278877B2 (ja) | 配線の形成方法 | |
| JPH05226333A (ja) | 半導体装置の製造方法 | |
| JP2000208620A (ja) | 半導体装置の製造方法 | |
| JP3189399B2 (ja) | 半導体装置の製造方法 | |
| KR100309474B1 (ko) | 금속배선 형성방법 | |
| KR0154190B1 (ko) | 반도체 소자의 텅스텐-플러그 형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040924 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20041022 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313532 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071112 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081112 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081112 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091112 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101112 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101112 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111112 Year of fee payment: 7 |
|
| LAPS | Cancellation because of no payment of annual fees |