JPH04109530U - 半導体装置 - Google Patents

半導体装置

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JPH04109530U
JPH04109530U JP1232491U JP1232491U JPH04109530U JP H04109530 U JPH04109530 U JP H04109530U JP 1232491 U JP1232491 U JP 1232491U JP 1232491 U JP1232491 U JP 1232491U JP H04109530 U JPH04109530 U JP H04109530U
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JP
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semiconductor chip
semiconductor device
paste layer
semiconductor
chip
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Application number
JP1232491U
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Inventor
克司 寺島
Original Assignee
日本電気株式会社
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
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    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors

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  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Die Bonding (AREA)

Abstract

(57)【要約】 【構成】半導体チップ１の裏面にチタン層５が数十オン
グストロームから数千オングストロームの厚さで設けて
ある。これはウェーハの段階でスパッタ蒸着等により予
め設けておく。その後半導体チップ１はダイシングによ
り個々分離され、セラミックパッケージ基体のキャビテ
ィ部にポリイミドを主剤としたマウント用ペースト層を
介してマウントされ、熱硬化されて接着される。 【効果】マウント用ペースト層と半導体チップ及びセラ
ミック基体との界面接着力が向上する。

Description

【考案の詳細な説明】
【０００１】
【産業上の利用分野】
本考案は半導体装置に関し、特に半導体チップがマウント用ペースト層により 接着・搭載される半導体チップ裏面とセラミックパッケージ基体のチップ搭載面 の構造に関する。
【０００２】
【従来の技術】
従来、この種の半導体装置の半導体チップ裏面は、シリコンウェーハと研削ま たはエッチング処理したままの状態をしており、シリコン金属の素地のままか若 しくはうすいシリコン酸化膜を有する構造となっていた。またセラミックパッケ ージ基体から成る半導体装置基体のチップ搭載面は、セラミックの素地のままで あることが多かった。
【０００３】 図３に示すように半導体チップ１をセラミックパッケージ基体２のキャビティ 部３にポリイミド樹脂を主としたマウント用のペースト層６によりマウント搭載 させてから硬化させた後、ボンディングワイヤ４によりパッケージ基体の内・外 電極を結合させ、蓋７により封止させることがこの種の半導体装置の構成である 。
【０００４】
【考案が解決しようとする課題】
この従来の半導体装置では、マウント用ペースト層の主な材質であるポリイミ ド樹脂が接着力に乏しいため、半導体チップ裏面またはセラミックパッケージ基 体との間で剥れを起こすことがあった。半導体装置は環境により急激な温度差を 受けたり、機械的振動衝撃を受けることにより、マウント用ペースト層であるポ リイミド樹脂との剥れを起こし、信頼性を損ねるという欠点があった。剥れを起 こした半導体チップは、チップのクラック，剥れ不良となり、ワイヤ断線を起こ す重欠点にも至る問題点があった。
【０００５】 ポリイミド樹脂は、一般的に耐熱性のある樹脂で且つ強度に富むと言われるが 、接着強度が低い欠点があり、耐熱性を上げると剛直になり接着強度は一段と低 下する特性を持っている。セラミックパッケージの封止には金錫半田封着または 低融点の非品質ガラス封着が多く使われ摂氏３５０〜４５０度の熱処理を受ける ため、ポリイミド樹脂は４００℃以上の耐熱性が要求され、マウント用ペースト 層のポリイミド樹脂には耐熱性を優先させるため、接着強度が充分得られないと いう問題点があった。
【０００６】
【課題を解決するための手段】
本考案の半導体装置は、半導体チップの裏面及び、半導体装置のチップの搭載 面にポリイミド樹脂を馴染みの良いチタン，クロムまたはアルミニウムのうち少 なくとも１つから成る金属層を設けて構成されている。
【０００７】
【実施例】
次に、本考案について図面を参照して説明する。図１は本考案の第１の実施例 の断面図である。半導体チップ１の裏面にチタン層５が数十オングストロームか ら数千オングストロームの厚さで設けてある。これはウェーハの段階でスパッタ 蒸着等により予め設けておく。その後半導体チップ１はダイシングにより個々分 離され、セラミックパッケージ基体のキャビティ部にポリイミドを主剤としたマ ウント用ペースト層を介してマウントされ、熱硬化されて接着される。
【０００８】 図２は、本考案の第２の実施例の断面図である。半導体チップ１の裏面とセラ ミック基体のキャビティ部にチタン層５，８を予め部材の段階で設けて置き、そ の後半導体チップをマウント用ペースト層で接着する。セラミックパッケージ基 体のキャビティ部の金属層８は真空蒸着等により設けることができる。厚さは半 導体チップ裏面と同じく数十オングストロームから数千オングストロームに選定 すると良い。
【０００９】 特に大型化の進む半導体チップでは半導体チップとセラミック基体の熱膨張率 の違いからくる熱応力が増加の方向に進み、ポリイミド樹脂を半導体チップ及び セラミック基体との接合界面では剥離する力が大きくなる。半導体チップ１の裏 面はシリコンの素地かシリコン酸化物が存在するのでポリイミド樹脂との接着に 対する相性はあまり良くない。
【００１０】 そこでポリイミド樹脂と接着性の高い金属としてチタン，クロムまたはアルミ ニウム等から成る金属層をポリイミド樹脂を主剤とするマウント用ペースト層界 面に介することで接着強度を向上することができる。セラミックパッケージ基体 に用いるセラミックにはアルミナや窒化アルミニウム等が多く使われているが、 これらもポリイミド樹脂との接着力は不充分であり、本考案を用いれば同様な効 果が得られる。ここで本考案に従えば界面剥離は防止でき、マウント用ペースト 層の接着強度は少なくとも従来の２〜３割から倍近く向上するという効果を有す る。
【００１１】
【考案の効果】
以上説明したように本考案は、マウント用ペースト層の主な材質であるポリイ ミド樹脂と接着性の良い金属層を接着面である半導体チップの裏面若しくはセラ ミックパッケージ基体のチップ搭載用キャビティ部に設けたことにより、マウン ト用ペースト層と半導体チップ及びセラミック基体との界面接着力が向上すると いう効果を有する。
【図面の簡単な説明】
【図１】本考案の第１の実施例の断面図である。
【図２】本考案の第２の実施例の断面図である。
【図３】従来の半導体装置の一例の断面図である。
【符号の説明】
１ 半導体チップ ２ セラミックパッケージ基体 ３ キャビティ部 ４ ボンディングワイヤ ５，８ 金属層 ６ ペースト層 ７ 蓋

Claims (1)

    【実用新案登録請求の範囲】
  1. 【請求項１】 半導体チップが半導体装置基体のチップ
    搭載部にポリイミド樹脂を主としたマウント用ペースト
    層を介して接着されている半導体装置において、前記半
    導体チップ裏面または半導体装置のチップ搭載面の少く
    とも一部にチタン，クロムまたはアルミニウムのうち少
    くとも一つから成る金属層を備えていることを特徴とす
    る半導体装置。
JP1232491U 1991-03-07 1991-03-07 半導体装置 Pending JPH04109530U (ja)

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JP1232491U JPH04109530U (ja) 1991-03-07 1991-03-07 半導体装置

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JPH04109530U true JPH04109530U (ja) 1992-09-22

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ID=31901018

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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5944834A (ja) * 1982-09-07 1984-03-13 Toshiba Corp 電子回路素子のダイボンデイング方法
JPS60176243A (ja) * 1984-02-22 1985-09-10 Nec Corp 半導体装置
JPS6354731A (ja) * 1986-08-25 1988-03-09 Hitachi Vlsi Eng Corp 半導体装置

Patent Citations (3)

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Date Code Title Description
A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 19970408