JPS6354731A - 半導体装置 - Google Patents

半導体装置

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Publication number
JPS6354731A
JPS6354731A JP19717586A JP19717586A JPS6354731A JP S6354731 A JPS6354731 A JP S6354731A JP 19717586 A JP19717586 A JP 19717586A JP 19717586 A JP19717586 A JP 19717586A JP S6354731 A JPS6354731 A JP S6354731A
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JP
Japan
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resin material
resin
semiconductor element
glazing
pellet
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP19717586A
Other languages
English (en)
Inventor
Shoji Matsugami
松上 昌二
Kanji Otsuka
寛治 大塚
Takayuki Okinaga
隆幸 沖永
Masayuki Shirai
優之 白井
Hiroshi Tate
宏 舘
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi ULSI Engineering Corp
Hitachi Ltd
Original Assignee
Hitachi ULSI Engineering Corp
Hitachi Ltd
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Filing date
Publication date
Application filed by Hitachi ULSI Engineering Corp, Hitachi Ltd filed Critical Hitachi ULSI Engineering Corp
Priority to JP19717586A priority Critical patent/JPS6354731A/ja
Publication of JPS6354731A publication Critical patent/JPS6354731A/ja
Pending legal-status Critical Current

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    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors

Landscapes

  • Die Bonding (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置に関し、特にピングリッドアレイ
セラミックパッケージにおける、グレースドセラミック
基板に半導体素子(ペレット)をペレット付(ダイボン
ディング)する際の改良技術に関する。
〔従来の技術〕
セラミック基板(ベース)からピン(外部接続用リード
)を垂直に出した。ピングリッドアレイ(POA)セラ
ミックパッケージにおいて、当該基板の表面にいわゆる
グレースと称される、ガラス塗布層を設け、該グレース
上に、薄膜導体配線を施すことが行われている。このグ
レースの目的は、ベース表面を平坦化しようとするもの
である。すなわち、ベース表面に凹凸などがあるときに
、そのまま、当該配線を施すと、配線が切断されるなど
の問題を生じるからである。
このグレースドセラミック基板に、半導体素子を固着さ
せるに、従来、Au−3i共晶合金法が行われており、
詳細には、薄膜導体配線がアルミニウム(A1)蒸着配
線によるときには、A1−AuSi共品合金品合金させ
て行う。
その方法は、一般に、当該A1蒸着配線上に、金(Au
)箔を介して、Si(シリコン)単結晶よりなる半導体
素子(ペレット)をペレット付するもので、450℃前
後に加熱して、かつ、均一なAl−Au−8i共晶を形
成するために、スクラブ(こする)して行う。
なお、共晶合金法によるペレット付について述べた文献
の例としては、1980年1月15日株式会社工業調査
会発行rIC化実装技術JP、99〜101があげら九
る。
〔発明が解決しようとする問題点〕
しかしながら、上記のごときグレースドセラミック基板
において、Al−Au−5i共品合金によるペレット付
では、ペレット表面からこする(スクラブ)ために、基
板表面に塗布されたグレースに傷をつける場合がある。
また、グレースは、ペレット付時に450’C前後の高
温にさらされるために、その熱履歴により、損傷を受け
ることがある。
かかるグレースの損傷は、ペレットの大型化に伴って、
増々増大する傾向にある。さらに、当該Al−Au−3
i共品では、Au箔の使用やペレット表面のAuメッキ
など、Auを使用することにより、コストを高いものに
している。さらに、大型ペレットになるに従い、Siペ
レットと接合部(Al−Au−8i共晶合金部)との熱
膨張係数差により、高低温サイクル時にペレットにクラ
ックを発生させる。すなわち、これら共晶合金によるペ
レット付はグレースドセラミック基板に強固に固着され
る結果、熱応力(熱歪)により問題を引き起こすことが
ある。
本発明は、グレースドセラミック基板へのペレット付に
際しての上記のごとき問題点を解消し。
ペレット付時のグレースの損傷を防止し、Auを使用し
ないことによるコスト低減を行い、さらに、ペレットク
ラックを防止する技術を提供することを目的とする。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付図面からあきらかになるであろ
う。
〔問題点を解決するための手段〕
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
本発明では、薄膜導体が形成されたグレースドセラミッ
ク基板への半導体素子のダイボンディングにおいて、ポ
リイミド系合成樹脂などの樹脂材料によりペレット付す
るようにしたものである。
〔作用〕
上記のごとき樹脂材料によるペレット付では、低温で処
理できるので、グレースへの損傷が低減され、また、接
合部が樹脂により形成されているので熱歪を吸収でき、
さらに、高温なAu材料を使用しなくて済むので、コス
トを低減できる。
〔実施例〕
次に、本発明を、図面に示す実施例に基づいて説明する
第1図は本発明の実施例を示す半導体装置の断面図、第
2図は同底面図である。
これら図にて、1はベース、2は該ベース上に施された
グレース、3は該グレース上に形成された配線層、4は
本発明でいう樹脂材料による接合部材、5は半導体素子
、6は金属細線(ボンディングワイヤ)、7は封止ガラ
ス、8はキャップ、9はリードピンである。
ベース1は、例えば、セラミック基板により構成されて
いる。
第1図に示すように、ベース1上に、グレース2を全面
に施す。
グレース2には、ベース1の表面の主として平坦化を目
的として重板されているようなものが使用される。
グレース2上に形成される配線層3は、例えばA1など
の金属により構成され、例えば周知の蒸着技術により形
成することができる。
半導体素子5を、当該薄膜導体3上に、樹脂接合部材4
により固着させる。
この樹脂ペレット付は、各種の方法により可能であるが
1例えば、樹脂材料を所定の長さに切断してなる切断片
をペレット付面上に載せ、その切断片上に半導体ペレッ
ト5を載せて溶着すればよい。
樹脂材料としては、熱硬化性および熱可塑性のいずれの
樹脂でも使用できる。その具体例としては、ポリイミド
系合成樹脂があげられる。
樹脂材料は単独で用いてもよいが、銀などの無機材料を
含有していてもよい。
上記加熱温度は、樹脂材料にもよるが、100〜150
℃程度で可能である。
半導体素子(チップ)5は、例えばシリコン単結晶基板
から成り、周知の技術によってこのチップ内には多数の
回路素子が形成され、1つの回路機能が与えられている
。回路素子の具体例は、例えばMoSトランジスタから
成り、これらの回路素子によって、例えば論理回路およ
びメモリの回路機能が形成されている。
この半導体索子5と配線層3とを電気的に接続するボン
ディングワイヤ6としては、例えばAl線が使用される
ベース1の裏面から垂直方向に、第2図に示すように、
格子状に多数のリードピン9を出す。リードピン9は例
えば金属ピンより成る。
リードピン9と配線層3とは、例えば、周知のスルーホ
ールメッキ技術により導通され、半導体素子5の内部配
線が、外部接続用端子であるり一ドピン9により引出し
される。
ベース1上に、封止ガラス7により、キャップ8を取着
する。キャップ8は1例えばセラミックにより構成され
る。
封止ガラス7は、従来からハーメチックシールタイプの
パッケージの機密封止に使用されているようなものを用
いることができ、例えば珪硼酸鉛系や硼酸亜鉛系の低融
点ガラスが具体例として挙げられる。
本発明によれば、ポリイミド系樹脂接合材料4により、
半導体素子5をベース1上にペレット付するようにした
ので、150℃位の低温でのペレット付が可能で、した
がって、グレース2は、ペレット付時の熱履歴による損
傷が防止され、また。
従来のごとくスクラブに際してのグレースの損傷も低減
され、これらは、ペレット5が大型化すればする程有効
で、さらに、これら樹脂層で熱歪を吸収するので、ペレ
ットクラックが防止され、さらには、Au材料を接合材
料としていないのでコストを低減できる。
以上本発明によってなされた発明を実施例に基づき具体
例に説明したが、本発明は上記実施例に限定されるもの
ではなく、その要旨を逸脱しない範囲で種々変更可能で
あることはいうまでもない。
第1図に示す実施例ではグレース2上の導体配線層3に
対して樹脂材料4を用いて半導体素子5をボンディング
しているが、これに限定されず、グレース2上に直接樹
脂材料によって半導体素子5をボンディングすることも
できる。
以上の説明では主として本発明によってなされた発明を
その背景となった利用分野であるピングリッドアレイタ
イプのセラミックパッケージに適用した場合について説
明したが、それに限定されるものではなく、グレースの
施された基板上に半導体素子をダイボンディングする場
合に広く適用できる。
〔発明の効果〕
本願において、開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記の通りであ
る。
本発明によれば、基板上のグレースがペレット付時の熱
履歴やスクラブにより損傷を受けることが防止され、ま
た、ペレット付の応力が樹脂材料よりなる接合部で吸収
されて緩和され、さらに。
安価な半導体装置を提供することができた。
【図面の簡単な説明】
第1図は本発明の実施例を示す半導体装置の構成断面図
、 第2図は同装置の拡大底面図である。 1・・・基板(ベース)、2・・・グレース、3・・・
導体配線、4・・・樹脂材料、5・・・半導体素子、6
・・・ボンディングワイヤ、7・・・封止ガラス、8・
・・キャップ、9・・・リードピン。 ;−゛〜、

Claims (1)

  1. 【特許請求の範囲】 1、その表面にグレースを介して導体配線を形成してな
    る基板上に、半導体素子を樹脂材料によりダイボンディ
    ングして成ることを特徴とする半導体装置。 2、樹脂材料が、ポリイミド系合成樹脂である、特許請
    求の範囲第1項記載の半導体装置。
JP19717586A 1986-08-25 1986-08-25 半導体装置 Pending JPS6354731A (ja)

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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02105430A (ja) * 1988-10-13 1990-04-18 Nec Corp 半導体装置
JPH04109530U (ja) * 1991-03-07 1992-09-22 日本電気株式会社 半導体装置
JP2007287714A (ja) * 2006-04-12 2007-11-01 Tama Tlo Kk 半導体装置
JP2010130573A (ja) * 2008-11-28 2010-06-10 Kyocera Kinseki Corp 圧電振動子用パッケージ

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JP2007287714A (ja) * 2006-04-12 2007-11-01 Tama Tlo Kk 半導体装置
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