JPS63107127A - 半導体装置 - Google Patents
半導体装置Info
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- JPS63107127A JPS63107127A JP25174486A JP25174486A JPS63107127A JP S63107127 A JPS63107127 A JP S63107127A JP 25174486 A JP25174486 A JP 25174486A JP 25174486 A JP25174486 A JP 25174486A JP S63107127 A JPS63107127 A JP S63107127A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特に、2つの半導体チップ
(以下単にチップという)をAlバンプにより接合させ
る技術に関する。
(以下単にチップという)をAlバンプにより接合させ
る技術に関する。
チップを裏返しにしてその表面または基板に形成された
接続端子を用いてボンディングする(いわゆる7エイス
ダウンポンデイングする)フリップチップの接続端子の
形態の一つとして突起電極によるバンプ方式がある。そ
して、このバンプ方式の一つにいわゆる半田バンプによ
るCCB (コンドロールド・コラップス・ボンディン
グ)方式とのCCB接続方式は、一般に、Al電極配線
を形成したデバイス表面をバッジページ冒ン膜(デバイ
ス表面保護膜)により被覆し、次いで電極用窓をあけ、
Cr−Cu−Auの多層金属で電極下地を形成し、次い
で、この上に5b−pb を用いて半球状のバンプな形
成することにより行われ、例えば基板に半田を盛ってお
き、半田リフロー法により、尚核チップを前記したフェ
イスダウンボンディングにより接続する。
接続端子を用いてボンディングする(いわゆる7エイス
ダウンポンデイングする)フリップチップの接続端子の
形態の一つとして突起電極によるバンプ方式がある。そ
して、このバンプ方式の一つにいわゆる半田バンプによ
るCCB (コンドロールド・コラップス・ボンディン
グ)方式とのCCB接続方式は、一般に、Al電極配線
を形成したデバイス表面をバッジページ冒ン膜(デバイ
ス表面保護膜)により被覆し、次いで電極用窓をあけ、
Cr−Cu−Auの多層金属で電極下地を形成し、次い
で、この上に5b−pb を用いて半球状のバンプな形
成することにより行われ、例えば基板に半田を盛ってお
き、半田リフロー法により、尚核チップを前記したフェ
イスダウンボンディングにより接続する。
すなわち、このCCB構造では、Alパッド上に直接半
日が付かないので、Alバッド−Cr/Cu / A
uバリヤ金属−Pb/Snバンプといった構造をとる必
要がある。かかる場合、様々に異種金属が使用されてい
るので、当該異種金属間の接合部分で、絶縁膜又は電気
的に非導通な面を生じ、当該絶縁膜の介在による電気的
な抵抗不良を発生させることがある。また、トリメタル
構造なとのバリヤー金属の形成による工程数の増大、材
料費の増大などにより、どうしても、コストの高いもの
についてしまう。
日が付かないので、Alバッド−Cr/Cu / A
uバリヤ金属−Pb/Snバンプといった構造をとる必
要がある。かかる場合、様々に異種金属が使用されてい
るので、当該異種金属間の接合部分で、絶縁膜又は電気
的に非導通な面を生じ、当該絶縁膜の介在による電気的
な抵抗不良を発生させることがある。また、トリメタル
構造なとのバリヤー金属の形成による工程数の増大、材
料費の増大などにより、どうしても、コストの高いもの
についてしまう。
ところで、当該半田バンプによるCCB構造について述
べた文献の例として、昨工業調査会1980年1月15
日発行1”IC化実装技術」P81があげられ、この文
献にはAlバンプによるスリップチップも記載されてい
る。しかし、この文献では、klパッドにCrあるいは
Tiを接着用金属として薄く蒸着した後にバンプ金属(
Al)を付着すること、また、当該AIパッドをもつフ
リップチップを基板と接合することが述べられているが
、白液接合を如何にすべきかあるいは基板側の接続端子
の形態が不明である。
べた文献の例として、昨工業調査会1980年1月15
日発行1”IC化実装技術」P81があげられ、この文
献にはAlバンプによるスリップチップも記載されてい
る。しかし、この文献では、klパッドにCrあるいは
Tiを接着用金属として薄く蒸着した後にバンプ金属(
Al)を付着すること、また、当該AIパッドをもつフ
リップチップを基板と接合することが述べられているが
、白液接合を如何にすべきかあるいは基板側の接続端子
の形態が不明である。
〔発明が解決しようとする問題点〕
本発明は、CCB接続によるような異種金属間の接合部
分の絶縁膜又は電気的に非導通な面の発生がなく、また
、高価につく多属金などの接着用金属による電極下地の
形成を不要とする技術を提供することを目的とする。
分の絶縁膜又は電気的に非導通な面の発生がなく、また
、高価につく多属金などの接着用金属による電極下地の
形成を不要とする技術を提供することを目的とする。
本発明は、また、Alバンプを形成したチップと、同様
KA!Alバンプ成したチップを接合させる技術を提供
することを目的とする。
KA!Alバンプ成したチップを接合させる技術を提供
することを目的とする。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。
本明細書の記述および添付図面からあきらかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
本発明では、デバイス表面のパッジベージ1ン膜にスル
ーホールを孔設し、該スルーホールにAlパッドと接続
させたAI導体部を形成し、該AI導体部にAlバンプ
な直接形成した構造の2つのチップを用意し、これらチ
ップの当該Alバンプを接触させ、加温加圧下(高温真
空下)にこれらのチップを接合させ、これらチップが貼
着された構造を有する半導体装置とする。その際、Mバ
ンプは、信号の入出力用のものと、信号の入出力に関係
せず、接合強度を補強させるダミーのものと二al類形
成しておく。
ーホールを孔設し、該スルーホールにAlパッドと接続
させたAI導体部を形成し、該AI導体部にAlバンプ
な直接形成した構造の2つのチップを用意し、これらチ
ップの当該Alバンプを接触させ、加温加圧下(高温真
空下)にこれらのチップを接合させ、これらチップが貼
着された構造を有する半導体装置とする。その際、Mバ
ンプは、信号の入出力用のものと、信号の入出力に関係
せず、接合強度を補強させるダミーのものと二al類形
成しておく。
上記のごとく、本発明では、AA’パッド(内部電極)
/Al導体部/Alバンプといつ′IM、極構造とした
ので、従来のように異種金属間の接合部での絶縁膜又は
電気的に非導通な面の発生による電気的な抵抗不良を惹
起することが回避され、また、簡単なプロセスによるの
でコストが低減され、一方、チップとチップのAlバン
プを介しての接合に際し、高温真空下での圧接により、
容易に電気的かつ物理的な接合がとられ、また、ダミー
AJバンプの介在により接合強度を向上させることがで
きた。
/Al導体部/Alバンプといつ′IM、極構造とした
ので、従来のように異種金属間の接合部での絶縁膜又は
電気的に非導通な面の発生による電気的な抵抗不良を惹
起することが回避され、また、簡単なプロセスによるの
でコストが低減され、一方、チップとチップのAlバン
プを介しての接合に際し、高温真空下での圧接により、
容易に電気的かつ物理的な接合がとられ、また、ダミー
AJバンプの介在により接合強度を向上させることがで
きた。
次に、本発明を、図面に示す実施例に基づいて説明する
。
。
第1図は本発明の実施例を示す要部断面図で、チップ接
合前の状態を示す。第2図は本発明の実施例を示す要部
断面図で、チップ接合後の状態を示す。
合前の状態を示す。第2図は本発明の実施例を示す要部
断面図で、チップ接合後の状態を示す。
第3図は尚該接合後のチップを用いた本発明の実施例を
示す半導体装置の全体構成断面図である。
示す半導体装置の全体構成断面図である。
上側のテップ1のパッジベージシン膜2にスルーホール
を孔設し、該スルーホール内に1導体部3を形成する。
を孔設し、該スルーホール内に1導体部3を形成する。
該AI導体部3は当該チップ1内のAノ内部電極配線4
と接続している。なお、第1図および第2図に2.5は
デバイスでその表面は熱酸化膜6により被覆されている
。
と接続している。なお、第1図および第2図に2.5は
デバイスでその表面は熱酸化膜6により被覆されている
。
下側のチップ7にも、同様に、その表面パッジベージシ
ン膜8にスルーホールを孔設シ、該スルーホール内にA
I導体部9を形成する。′該AI導体部9は尚該チップ
7内のAl内部電極配線10と接続している。当該チッ
プ7内デバイス11の表面は熱酸化膜12により被覆さ
れている。
ン膜8にスルーホールを孔設シ、該スルーホール内にA
I導体部9を形成する。′該AI導体部9は尚該チップ
7内のAl内部電極配線10と接続している。当該チッ
プ7内デバイス11の表面は熱酸化膜12により被覆さ
れている。
これら、チップ1,7表面にそれぞれAlバンプ13お
よび14を形成する。上側チップlに形成されたAlバ
ンプ13のうち、二つのAlバンプ13A、13Aを信
号の入出力用のバンプ(突起電極)とし、−のAlパン
ダ13Bを接続補強用バンプ(ダミーバンプ)とする。
よび14を形成する。上側チップlに形成されたAlバ
ンプ13のうち、二つのAlバンプ13A、13Aを信
号の入出力用のバンプ(突起電極)とし、−のAlパン
ダ13Bを接続補強用バンプ(ダミーバンプ)とする。
また、下側チップ1に形成されたAlバンプのうち、二
つのAlバンプ14A、14Aを、信号の入出力用のバ
ンプとし、−のAlパンダ14Bを接続補強用バンプと
する。
つのAlバンプ14A、14Aを、信号の入出力用のバ
ンプとし、−のAlパンダ14Bを接続補強用バンプと
する。
当該Alバンプ13.14は、例えば蒸着エツチング技
術により形成することができる。
術により形成することができる。
当該上下のチップ1とチップ7を圧接してチップ接合品
とするに、温度590〜610℃の高温下、圧力10〜
10 torrの高真空下で加温加圧して行なう。
とするに、温度590〜610℃の高温下、圧力10〜
10 torrの高真空下で加温加圧して行なう。
尚該圧接により、第2図に示すように、チップ1とテッ
プ7が接合されたチップ接合品15を得る。
プ7が接合されたチップ接合品15を得る。
本発明の接合技術により、第3図に示すようなマルチチ
ップモジュールを、半田バンプによらずに、Alバンプ
による接合により形成することができる。
ップモジュールを、半田バンプによらずに、Alバンプ
による接合により形成することができる。
第3図におけるチップ接合品15は上記のようにして得
られたもので、メモリ素子や論理素子などより成るデツ
プ1(三ヶ)をマザーチップ7に接合するに、前記のよ
うに、チップ1にAノバンブ13を形成しておき、一方
、マザーチップ7にも同様にAlバンプ14を形成して
おく、その際各バンプ13.14にはそれぞれ接続補強
用のAlパンダ13B、14Bを形成しておく。そして
、前記のように加温加圧下に接合させる。
られたもので、メモリ素子や論理素子などより成るデツ
プ1(三ヶ)をマザーチップ7に接合するに、前記のよ
うに、チップ1にAノバンブ13を形成しておき、一方
、マザーチップ7にも同様にAlバンプ14を形成して
おく、その際各バンプ13.14にはそれぞれ接続補強
用のAlパンダ13B、14Bを形成しておく。そして
、前記のように加温加圧下に接合させる。
上記マザーチップ7の1に面を、ペース16に、接合材
料(図示せず)により、接合する。
料(図示せず)により、接合する。
ベース16とボッティング枠(ダム)17どの間に、リ
ードフレーム18を低融点ガラス19を用いて、介在さ
せ、該リードフレーム18の先端部とマザーチップ7の
配線(図示せず)とを、ボンディングワイヤ20により
、ワイヤボンディングする。
ードフレーム18を低融点ガラス19を用いて、介在さ
せ、該リードフレーム18の先端部とマザーチップ7の
配線(図示せず)とを、ボンディングワイヤ20により
、ワイヤボンディングする。
ダム17の内部にシリコーンゲル21を充填し、チップ
1やマザーチップ7やボンディングワイヤ20などを、
当該シリコーンゲル21により封止する。
1やマザーチップ7やボンディングワイヤ20などを、
当該シリコーンゲル21により封止する。
シリコーン(菊ゲルとしては、従来エレクニトロニクス
あるいはオプティカルファイバー用シリコーンコーディ
ング剤として市販されていたものを使用でき、例えばシ
リコーンゲルはICメモリのソフトエラ一対策用として
用いられていた。
あるいはオプティカルファイバー用シリコーンコーディ
ング剤として市販されていたものを使用でき、例えばシ
リコーンゲルはICメモリのソフトエラ一対策用として
用いられていた。
本発明はこれを封止材料として使用せんとするものであ
る。
る。
ゲルは、その加熱硬化前はリキッド状態であり、1液タ
イプ、2液タイプがあり、例えば主剤と硬化剤とからな
る2液タイプの場合、これらを温合すると反応硬化(架
橋反応)し、硬化物を得る。
イプ、2液タイプがあり、例えば主剤と硬化剤とからな
る2液タイプの場合、これらを温合すると反応硬化(架
橋反応)し、硬化物を得る。
硬化システムとしては次の反応式で示す様に、縮合型、
付加型、紫外線硬化型がある。
付加型、紫外線硬化型がある。
縮合型
付加型
紫外線硬化を
硬化物を得るに、加熱(ベーク)するとゴム化が進む。
本発明に使用されるシリコーン系ゲル21はシリコーン
ゴムやシリコーンオイルと異なり架橋密度の低いもので
ある。
ゴムやシリコーンオイルと異なり架橋密度の低いもので
ある。
例えば架橋密度の大小からみるとゴムが架橋密度が一番
大で、その下がゲル、さらに、その下がオイルというこ
とになる。
大で、その下がゲル、さらに、その下がオイルというこ
とになる。
架橋密度は一般に針入度計を用いて測定され、針入度計
についてはJISK2808に規定され、それに使用さ
れる針についてはASTMD1321に規格がある。
についてはJISK2808に規定され、それに使用さ
れる針についてはASTMD1321に規格がある。
針入度からみて、一般に、ゲルは40〜200Uの範囲
、オイルは40w以下であり、ゲルの硬化反応の促進に
よりゴム化が起こり、ゴムと称されているものは一般に
針入度200龍以上である。
、オイルは40w以下であり、ゲルの硬化反応の促進に
よりゴム化が起こり、ゴムと称されているものは一般に
針入度200龍以上である。
本発明に使用されるシリコーン系ゲル21には前記の如
く、市販のものが使用され、例えば信越化学工業社製K
JR9010,X−35−100゜東しシリコーン社製
JcR6110などが使用できる。
く、市販のものが使用され、例えば信越化学工業社製K
JR9010,X−35−100゜東しシリコーン社製
JcR6110などが使用できる。
上記X−35−100(A(主剤)、B(硬化剤)2液
タイプ、針入度100〕の硬化反応機構は白金付加型で
、2液低温高温用ゲルで一75〜250℃の温度範囲で
使用できる。
タイプ、針入度100〕の硬化反応機構は白金付加型で
、2液低温高温用ゲルで一75〜250℃の温度範囲で
使用できる。
当該ゲル21はきわめて耐湿性に優れている。
ダム17上にキャップ22を取付ける。キャップ22は
、チップ1の機械的保護のためである。
、チップ1の機械的保護のためである。
ペース16の裏面に放熱フィン23を取付ける。
上記半導体素子(チップ)1,7は、例えばシリコン単
結晶基板から成り、周知の技術によってこのチップ内に
は多数の回路素子が形成され、1つの回路機能が与えら
れている。回路素子の具体例は、例えばMOS)ランジ
スタから成り、これらの回路素子によりて、例えば論理
回路およびメモリの回路機能が形成されている。
結晶基板から成り、周知の技術によってこのチップ内に
は多数の回路素子が形成され、1つの回路機能が与えら
れている。回路素子の具体例は、例えばMOS)ランジ
スタから成り、これらの回路素子によりて、例えば論理
回路およびメモリの回路機能が形成されている。
パッジベージ嘗ン膜8は、例えばガラス膜により構成さ
れる。
れる。
熱酸化膜12は、例えば5101膜により構成される。
ペース16は、例えばSiC基板により構成される。
ダム17は、例えばAlにより構成される。
リードフレーム18は、例えばNi −Fe系合金によ
り構成される。
り構成される。
ボンディングワイヤ20は、例えばAl細線より成る。
キャップ22は、例えばAlにより構成される。
本発明によれば、2つの81チップ1.7相互を、異種
金属の接合しない形態で、すなわち、例えばパフパッド
4/Al導体部3/A!バンプ13という形態で接合す
るので、当該異種金属の接合の場合のごとき絶縁膜の発
生が防止され、また、異種金属を介在させることによる
製造コストの上昇が防止され、また、簡易な接合プロセ
スによりマルチチップモジエールのごとき半導体装置を
得ることができた。
金属の接合しない形態で、すなわち、例えばパフパッド
4/Al導体部3/A!バンプ13という形態で接合す
るので、当該異種金属の接合の場合のごとき絶縁膜の発
生が防止され、また、異種金属を介在させることによる
製造コストの上昇が防止され、また、簡易な接合プロセ
スによりマルチチップモジエールのごとき半導体装置を
得ることができた。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、不発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
具体的に説明したが、不発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれは、下記のとうりであ
る。
て得られる効果を簡単に説明すれは、下記のとうりであ
る。
本発明によれば異種の金属間接合により生じる絶縁膜又
は電気的に非導通な面の発生がなく、信頼性を向上させ
ることができ、また、低コストで半導体装置を製造する
ことができた。
は電気的に非導通な面の発生がなく、信頼性を向上させ
ることができ、また、低コストで半導体装置を製造する
ことができた。
第1図は本発明の実施例を示す要部断面図、第2図は本
発明の実施例を示す要部断面図、第3図は本発明の実施
例を示す半導体装置の断面図である。 1・・・チップ、2・・・パフシペーシ1ン膜、3・・
・スルーホール導体部、4・・・電極配線、5・・・デ
バイス、6・・・熱酸化膜、7・・・チップ(マザーチ
ップ)、8・・・パフシベーシ嘗ン膜、9・・・スルー
ホール導体部、10・・・電極配線、11・・・デバイ
ス、12、・・・熱酸化膜、13・・・Alバンプ、1
3A・・・信号用バンプ、13B・・・接続補強用バン
プ、14・・・Alバンプ、14A・・・信号用バンプ
、14B・・・接続補強用バンプ、15・・・チップ接
合品、16・・・ペース、17・・・ダム、18・・・
リードフレーム、19・・・低融点ガラス、20・・・
ボンディングワイヤ、21・・・シリコーンゲル・22
・・・キャップ、23・・・放熱フィン。 乙へ\
発明の実施例を示す要部断面図、第3図は本発明の実施
例を示す半導体装置の断面図である。 1・・・チップ、2・・・パフシペーシ1ン膜、3・・
・スルーホール導体部、4・・・電極配線、5・・・デ
バイス、6・・・熱酸化膜、7・・・チップ(マザーチ
ップ)、8・・・パフシベーシ嘗ン膜、9・・・スルー
ホール導体部、10・・・電極配線、11・・・デバイ
ス、12、・・・熱酸化膜、13・・・Alバンプ、1
3A・・・信号用バンプ、13B・・・接続補強用バン
プ、14・・・Alバンプ、14A・・・信号用バンプ
、14B・・・接続補強用バンプ、15・・・チップ接
合品、16・・・ペース、17・・・ダム、18・・・
リードフレーム、19・・・低融点ガラス、20・・・
ボンディングワイヤ、21・・・シリコーンゲル・22
・・・キャップ、23・・・放熱フィン。 乙へ\
Claims (1)
- 【特許請求の範囲】 1 デバイス表面のパッシベーション膜に形成したスル
ーホール導体部と接続した信号用Alバンプと、接着補
強用Alバンプとを有する半導体チップ相互を、当該A
lバンプを有する面を接触させ、加温加圧下に接合させ
て成る半導体チップ結合構造を有する半導体装置。 2 加温加圧下の接合が、温度590〜610℃の高温
下、圧力10_4〜10_5をtorrの高真空下で行
われる、特許請求の範囲第1項記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25174486A JPS63107127A (ja) | 1986-10-24 | 1986-10-24 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25174486A JPS63107127A (ja) | 1986-10-24 | 1986-10-24 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63107127A true JPS63107127A (ja) | 1988-05-12 |
Family
ID=17227282
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP25174486A Pending JPS63107127A (ja) | 1986-10-24 | 1986-10-24 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63107127A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6380629B1 (en) * | 1999-06-29 | 2002-04-30 | Hyundai Electronics Industries Co., Ltd. | Wafer level stack package and method of fabricating the same |
US6724084B1 (en) | 1999-02-08 | 2004-04-20 | Rohm Co., Ltd. | Semiconductor chip and production thereof, and semiconductor device having semiconductor chip bonded to solid device |
EP1854135A1 (en) * | 2005-03-04 | 2007-11-14 | SiliconFile Technologies Inc. | Method of bonding aluminum electrodes of two semiconductor substrates |
-
1986
- 1986-10-24 JP JP25174486A patent/JPS63107127A/ja active Pending
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6724084B1 (en) | 1999-02-08 | 2004-04-20 | Rohm Co., Ltd. | Semiconductor chip and production thereof, and semiconductor device having semiconductor chip bonded to solid device |
US7045900B2 (en) | 1999-02-08 | 2006-05-16 | Rohm Co., Ltd | Semiconductor chip and production thereof, and semiconductor device having semiconductor chip bonded to solid device |
US6380629B1 (en) * | 1999-06-29 | 2002-04-30 | Hyundai Electronics Industries Co., Ltd. | Wafer level stack package and method of fabricating the same |
EP1854135A1 (en) * | 2005-03-04 | 2007-11-14 | SiliconFile Technologies Inc. | Method of bonding aluminum electrodes of two semiconductor substrates |
JP2008530816A (ja) * | 2005-03-04 | 2008-08-07 | シリコンファイル・テクノロジーズ・インコーポレイテッド | 2枚の半導体基板のアルミニウム電極の接合方法 |
EP1854135A4 (en) * | 2005-03-04 | 2012-05-02 | Siliconfile Technologies Inc | METHOD FOR BONDING ALUMINUM ELECTRODES FROM TWO SEMICONDUCTOR SUBSTRATES |
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