JPH04107958A - 半導体パッケージ - Google Patents

半導体パッケージ

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JPH04107958A
JPH04107958A JP22688290A JP22688290A JPH04107958A JP H04107958 A JPH04107958 A JP H04107958A JP 22688290 A JP22688290 A JP 22688290A JP 22688290 A JP22688290 A JP 22688290A JP H04107958 A JPH04107958 A JP H04107958A
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JP
Japan
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ceramic substrate
semiconductor chip
heat dissipation
semiconductor package
semiconductor
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Pending
Application number
JP22688290A
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English (en)
Inventor
Mitsuyoshi Endo
光芳 遠藤
Keiichi Yano
圭一 矢野
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Toshiba Corp
Original Assignee
Toshiba Corp
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Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP22688290A priority Critical patent/JPH04107958A/ja
Publication of JPH04107958A publication Critical patent/JPH04107958A/ja
Pending legal-status Critical Current

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    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item

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  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 [発明の目的] (産業上の利用分野) 本発明は、半導体パッケージに関する。
(従来の技術) 情報量の増大、需要の多様化に伴い、半導体装置の高密
度配線を行うためにパターン寸法が微細化し、さらに部
品の小型化が要求されている。
パターン寸法か微細になると、僅かなじんあいでも半導
体チップに与える影響は大きく、このような外部環境か
らの保護や、取扱い上の安全のために、半導体チップを
封止部材で封止したパッケージとして用いることが多い
また、高密度配線による発熱量の増加に伴ってそれぞれ
の部品から発生する熱を効率良く外部に放出する必要が
生じている。
このような熱放散のために、通常、放熱フィンがパッケ
ージに取付けられている。
この放熱フィン付き半導体パッケージの例を第4図に示
す。
第4図において、セラミックス基板1上にはタングステ
ン、モリブデンなどの導体ペーストをスクリーン印刷に
よって形成した配線パターン2が形成され、半導体チッ
プ3と、接続用リードピン4とか、セラミックス基板1
上の所定位置に接合塔載されている。
配線パターン2と半導体チップ3とはワイヤ5で結ばれ
、両者か電気的に接続されている。
さらに、半導体チップ3は厚膜による配線バタン2を介
して接続用リード4と電気的に接続されている。
そして、この第4図の半導体パッケージでは、気密封止
用の蓋部材6かはんだ付けなどでセラミックス基板1の
半導体チップ3塔載側の面に接合されている。
また、放熱フィン7がセラミックス基板1の裏面に取付
けられ、配線基板の温度上昇を防止している。
(発明が解決しようとする課題) このように、高密度化の進んだ半導体パッケージでは、
チップ部品からの発熱をいかに効率良く放散させるかと
いうことが重要であり、これによって信頼性にも影響が
及ぶのである。
そして、発熱量の増大につれて放熱フィンの熱放散性も
より高いものが望まれている。
このため放熱フィンか徐々に大型化されたり、より適し
た材料を探す試みがなされている。
しかしながら、放熱フィンの大型化は、とりもなおさず
パッケージ全体の大型化であり、小型化の流れとは逆行
するものである。
そこで、発熱量の増加に適応することができ、かつ大型
化を抑えることのできるパッケージ構造が望まれている
本発明はこのような従来の事情に対処してなされたもの
で、小型で、かつ熱放散性に優れた半導体パッケージを
提供することを目的とする。
[発明の構成] (課題を解決するための手段) 本発明の半導体パッケージは、セラミックス基板の表面
に配線パターンが形成されているセラミックス基板と、
このセラミックス基板に塔載され、前記配線パターンと
電気的に接続されている半導体チップと、この半導体チ
ップとこの半導体チップ塔載面に形成されている配線パ
ターンとを気密封止する蓋部材と、この蓋部材を除いた
前記セラミックス基板に前記配線パターンと電気的に接
続されるよう接合されたリードピンと、前記セラミック
ス基板に加工を施すことにより形成される放熱用貫通孔
とを備えたことを特徴としている。
特に、セラミックス基板として窒化アルミニウムを使用
する場合、窒化アルミニウムは熱伝導率が高いため、基
板全面に熱が平均して伝わることになる。すなわち、セ
ラミックス基板の部位による温度差は少なく、放熱手段
の配設部位によって効果が左右されることはない。
したがって、放熱用貫通孔を基板の外周部に形成しても
充分な熱放散効果を得ることができる。
(作 用) 本発明の半導体パッケージは、放熱フィンのかわりに放
熱用貫通孔を形成することにより、小型化を促進するこ
とができる。
また、セラミックス基板の表面を有効に利用することが
でき、多ビン化を図ることができる。
(実施例) 次に、本発明の実施例について図面を用いて説明する。
第1図は本発明による一実施例の半導体パッケジの断面
図である。
同図において、窒化アルミニウムからなるセラミックス
基板11の一方の表面11a側には、表面中央部のチッ
プ部品接合エリアに半導体チップ12が固定接合され、
半導体チップ12の周囲には薄膜回路13が形成されて
いる。
これら半導体チップ12と、薄膜回路13とは、ワイヤ
14を用いて電気的に接続されている。
また、薄膜回路13と半導体チップ12とを覆うように
蓋部材15が接合され、これらを気密封止している。
さらに、セラミックス基板11の裏面11b側には、接
続用リードピン16が接合されている。
そして、この実施例の半導体パッケージは、放熱構造と
して、セラミックス基板11の外周部に沿った4か所の
コーナ一部に、放熱用貫通孔17が形成されている。
この放熱用貫通孔17の様子を第2図に取り出して示す
すなわち、第2図において、11はセラミックス基板で
あり、そのコーナ一部にはそれぞれ5つの放熱用貫通孔
17が形成されている。この実施例では個々の貫通孔の
直径を2■とし、4■間隔で3列の千鳥型とした。
この実施例の半導体パッケージの熱抵抗を測定したとこ
ろ、無風状態で19℃/νてあった。
さらに、放熱用貫通孔は、放熱面積を大きくし、かつ、
対流を生じさせるような形状であれば孔以外の形状でも
よく、たとえば第3図に示すような形状としてもよい。
第3図において、31はセラミックス基板であり、その
コーナ一部にはそれぞれ2つの放熱用貫通孔37が、セ
ラミックス基板31の側面に形成されている。すなわち
、側面の一部を削り取った形状である。
第3図のような半導体パッケージの場合、熱抵抗は無風
状態で20℃/ Wであった。
このような半導体パッケージはたとえば次のようにして
作製される。
はじめに、窒化アルミニウムのグリーンシートに内部配
線用のスルーホールを穿設し、スルーホール内にタング
ステンペーストを充填する。
グリーンシートには、電源、接地層用の所定のパターン
を形成して、これらを積層し、得られた積層体の外周に
沿って所定の位置に放熱用貫通孔を形成する。そして、
この積層体を脱脂、焼成してセラミックス基板を得る。
このセラミックス基板の表面を研磨加工した後、スパッ
タリングによって薄膜を形成し、フォトレジストを用い
てエツチングを行い、所定の回路パターンを形成する。
さらに、セラミックス基板の外側には、リードを銀ろう
などで接続する。
また、半導体チップをセラミックス基板の中央部分に固
定接合する。
そして、半導体チップと、その周囲の薄膜回路パターン
とを、ワイヤ(またはTABなど)により接続し、この
周囲の薄膜回路パターンの外側には、蓋部材をシーム溶
接やガラスシールなどでセラミックス基板と接合して、
半導体チップの気密封止を行う。
また、上述した実施例に対する比較例として放熱用貫通
孔を形成せずに、実施例と同一形状の半導体パッケージ
を作製し、熱抵抗を測定したところ、23℃/Wであっ
た。
このように、実施例による半導体パッケージでは、大幅
な小型化を図ることができ、しかも適切に放熱を行うこ
とができた。
そして、放熱フィンを除去したキャビティアップ構造に
することにより、これまで以上の多数のピンを接合する
ことが可能となり、高密度配線を行うことができる。
し発明の効果] 以上説明したように、本発明の半導体パッケージは、放
熱フィンという一つの部品を除去して、セラミックス基
板自体に加工を施すことにより、小型で、かつ熱放散性
に優れた半導体パッケージを得ることができる。
【図面の簡単な説明】
第1図は本発明の一実施例の半導体パッケージを示す図
、第2図は第1図に示した半導体パッケージの放熱用貫
通孔を説明するための図、第3図は放熱用貫通孔の他の
例を示す図、第4図は従来の半導体パッケージを示す図
である。 11・・・・・・・・・セラミックス基板11a・・・
・・・セラミックス基板表面11b・・・・・・セラミ
ックス基板裏面12・・・・・・・・・半導体チップ 13・・・・・・・・・薄膜回路 14・・・・・・・・・ワイヤ 15・・・・・・・・・蓋部材 16・・・・・・・・・接続用リードピン17・・・・
・・・・・放熱用貫通孔 出願人      株式会社 東芝

Claims (1)

    【特許請求の範囲】
  1. (1)セラミックス基板の表面に配線パターンが形成さ
    れているセラミックス基板と、 このセラミックス基板に塔載され、前記配線パターンと
    電気的に接続されている半導体チップと、この半導体チ
    ップとこの半導体チップ塔載面に形成されている配線パ
    ターンとを気密封止する蓋部材と、 この蓋部材を除いた前記セラミックス基板に前記配線パ
    ターンと電気的に接続されるよう接合されたリードピン
    と、 前記セラミックス基板に加工を施すことにより形成され
    る放熱用貫通孔と を備えたことを特徴とする半導体パッケージ。
JP22688290A 1990-08-29 1990-08-29 半導体パッケージ Pending JPH04107958A (ja)

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JP22688290A JPH04107958A (ja) 1990-08-29 1990-08-29 半導体パッケージ

Applications Claiming Priority (1)

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JP22688290A JPH04107958A (ja) 1990-08-29 1990-08-29 半導体パッケージ

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JPH04107958A true JPH04107958A (ja) 1992-04-09

Family

ID=16852058

Family Applications (1)

Application Number Title Priority Date Filing Date
JP22688290A Pending JPH04107958A (ja) 1990-08-29 1990-08-29 半導体パッケージ

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JP (1) JPH04107958A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5814883A (en) * 1995-10-04 1998-09-29 Mitsubishi Denki Kabushiki Kaisha Packaged semiconductor chip

Cited By (1)

* Cited by examiner, † Cited by third party
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US5814883A (en) * 1995-10-04 1998-09-29 Mitsubishi Denki Kabushiki Kaisha Packaged semiconductor chip

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