JPH04101452A - 半導体パッケージ - Google Patents
半導体パッケージInfo
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- JPH04101452A JPH04101452A JP21985090A JP21985090A JPH04101452A JP H04101452 A JPH04101452 A JP H04101452A JP 21985090 A JP21985090 A JP 21985090A JP 21985090 A JP21985090 A JP 21985090A JP H04101452 A JPH04101452 A JP H04101452A
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- JP
- Japan
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- hybrid
- electrode
- semiconductor package
- board
- chip
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- Pending
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- 230000000149 penetrating effect Effects 0.000 claims description 4
- 239000000758 substrate Substances 0.000 abstract description 10
- 238000010276 construction Methods 0.000 abstract 1
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- 238000010586 diagram Methods 0.000 description 4
- 229910000679 solder Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
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- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/191—Disposition
- H01L2924/19101—Disposition of discrete passive components
- H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体パッケージに関する。より詳細には、ハ
イブリッドＩＣ基板に搭載されたＬＳＩデツプ等の半導
体チップと、該半導体チップとともに回路を形成するコ
ンデンサ、抵抗等のチップ部品を具備する半導体パッケ
ージに関する。
イブリッドＩＣ基板に搭載されたＬＳＩデツプ等の半導
体チップと、該半導体チップとともに回路を形成するコ
ンデンサ、抵抗等のチップ部品を具備する半導体パッケ
ージに関する。
従来の技術
電子機器の多様化に伴い、各種の半導体パンケージが使
用されている。ＬＳＩ等の半導体チップおよび受動素子
チップにより形成された回路を半導体パッケージに組み
込む場合、ハイブリッドＩＣ基板上に各種チップを搭載
し、このバイブ’Ｊ ノドＩＣ基板を半導体パッケージ
に固定する。
用されている。ＬＳＩ等の半導体チップおよび受動素子
チップにより形成された回路を半導体パッケージに組み
込む場合、ハイブリッドＩＣ基板上に各種チップを搭載
し、このバイブ’Ｊ ノドＩＣ基板を半導体パッケージ
に固定する。
第２図に、従来の半導体パッケージにノーイブリッドＩ
Ｃ基板を組み込む場合の概略図を示す。第２図において
、半導体パッケージは、ノ＼イブリ、ンドＩＣ基板２と
、内部にハイプリントＩＣ基板２が収納される筐体部１
と、筐体部１の側壁を貫通している複数のリード電極３
とを具備する。ノーイブリッドＩＣ基板２は、半導体チ
ップ４および抵抗、コンデンサ等の受動素子チップ５を
搭載して回路が形成されており、筐体部１の底部の予め
定められた位置にハンダ等で固定される。また、ノ＼イ
ブリッドＩＣ基板２は、リード電極３とボンディングワ
イヤ（不図示）で接続される。
Ｃ基板を組み込む場合の概略図を示す。第２図において
、半導体パッケージは、ノ＼イブリ、ンドＩＣ基板２と
、内部にハイプリントＩＣ基板２が収納される筐体部１
と、筐体部１の側壁を貫通している複数のリード電極３
とを具備する。ノーイブリッドＩＣ基板２は、半導体チ
ップ４および抵抗、コンデンサ等の受動素子チップ５を
搭載して回路が形成されており、筐体部１の底部の予め
定められた位置にハンダ等で固定される。また、ノ＼イ
ブリッドＩＣ基板２は、リード電極３とボンディングワ
イヤ（不図示）で接続される。
発明が解決しようとする課題
内部にハイブリッドＩＣ基板を収納する上記従来の半導
体パッケージでは、ハイブリッドＩＣ基板」二に半導体
チップおよび受動素子チップが配置され、回路を形成し
ていた。抵抗、コンデンサ等の受動素子チップ部品は、
特性上寸法が大きくなるため、それを搭載するハイプリ
ントＩＣ基板の寸法も大きくなっていた。ハイブリッド
ＩＣ基板のような板状の部品は、半導体パッケージ中に
効率よく収納することが困難であり、そのため、ハイブ
リッドＩＣ基板が大きくなると、それを収納する半導体
パッケージは、極端に大きくなる。
体パッケージでは、ハイブリッドＩＣ基板」二に半導体
チップおよび受動素子チップが配置され、回路を形成し
ていた。抵抗、コンデンサ等の受動素子チップ部品は、
特性上寸法が大きくなるため、それを搭載するハイプリ
ントＩＣ基板の寸法も大きくなっていた。ハイブリッド
ＩＣ基板のような板状の部品は、半導体パッケージ中に
効率よく収納することが困難であり、そのため、ハイブ
リッドＩＣ基板が大きくなると、それを収納する半導体
パッケージは、極端に大きくなる。
一方、各種電子機器の小型化は、強く要求されているが
、上記従来の半導体パッケージを使用する電子機器は、
半導体パッケージが大きいため小型化に限界があった。
、上記従来の半導体パッケージを使用する電子機器は、
半導体パッケージが大きいため小型化に限界があった。
従って、本発明の目的は、上記従来技術の問題点を解決
した小型化可能な半導体パッケージを提供することにあ
る。
した小型化可能な半導体パッケージを提供することにあ
る。
課題を解決するだめの手段
本発明に従うと、ハイブリッド川Ｃ基板に搭載された半
導体チップと、該半導体チップとともに回路を形成する
受動素子チップと、前記ハイブリッドＩＣ基板および前
記受動素子チップを内部に収納する筐体部と、外部の機
器と前記回路とを電気的に接続する前記筐体部の壁面を
貫通している電極とを具備する半導体パッケージにおい
て、前記受動素子チップが、前記電極上に直接配置され
ていることを特徴とする半導体パッケージが提供される
。
導体チップと、該半導体チップとともに回路を形成する
受動素子チップと、前記ハイブリッドＩＣ基板および前
記受動素子チップを内部に収納する筐体部と、外部の機
器と前記回路とを電気的に接続する前記筐体部の壁面を
貫通している電極とを具備する半導体パッケージにおい
て、前記受動素子チップが、前記電極上に直接配置され
ていることを特徴とする半導体パッケージが提供される
。
一作朋
本発明の半導体パッケージは、抵抗、コンデンサ等の受
動素子チップがハイブリッドＩＣ基板上でなく、半導体
パッケージのリード電極上に配置されているところにそ
の主要な特徴がある。チップ部品としては大型の抵抗、
コンデンサ等がハイブリッドＩＣ基板上にないので、本
発明の半導体パッケージではハイブリッドＩＣ基板の寸
法を小さくすることができ、それにともない半導体パッ
ケージも小型化することが可能である。
動素子チップがハイブリッドＩＣ基板上でなく、半導体
パッケージのリード電極上に配置されているところにそ
の主要な特徴がある。チップ部品としては大型の抵抗、
コンデンサ等がハイブリッドＩＣ基板上にないので、本
発明の半導体パッケージではハイブリッドＩＣ基板の寸
法を小さくすることができ、それにともない半導体パッ
ケージも小型化することが可能である。
受動素子チップは一般に端子数が少なく、接続が容易で
あり、回路の入力端、出力端に配置されることが多いの
で、ハイブリッドＩＣ基板から分離してリード電極上に
配置することができる。
あり、回路の入力端、出力端に配置されることが多いの
で、ハイブリッドＩＣ基板から分離してリード電極上に
配置することができる。
以下、本発明を実施例により、さらに詳しく説明するが
、以下の開示は本発明の単なる実施例に過ぎず、本発明
の技術的範囲をなんら制限するものではない。
、以下の開示は本発明の単なる実施例に過ぎず、本発明
の技術的範囲をなんら制限するものではない。
実施例
第１図に、本発明の半導体パッケージにハイブリッドＩ
Ｃ基板を組み込む場合の概略図を示す。
Ｃ基板を組み込む場合の概略図を示す。
第１図において、半導体パッケージは、半導体チップ４
を搭載したハイブリッドＩＣ基板２と、内部にハイブリ
ッドＩＣ基板２が固定される筐体部■と、筐体部１の側
壁を貫通している複数のリード電極３と、リード電極３
上に配置された受動素子チップ５とを具備する。ハイブ
リッドＩＣ基板２上に形成されている回路の入出力端に
配置される受動素子チップ５は、一端がリード電極３に
接続され、他端がボンディングワイヤ（不図示）でハイ
ブリッドＩＣ基板２の対応する電極と接続されている。
を搭載したハイブリッドＩＣ基板２と、内部にハイブリ
ッドＩＣ基板２が固定される筐体部■と、筐体部１の側
壁を貫通している複数のリード電極３と、リード電極３
上に配置された受動素子チップ５とを具備する。ハイブ
リッドＩＣ基板２上に形成されている回路の入出力端に
配置される受動素子チップ５は、一端がリード電極３に
接続され、他端がボンディングワイヤ（不図示）でハイ
ブリッドＩＣ基板２の対応する電極と接続されている。
また、ハイブリッドＩＣ基板２上に形成されている回路
の中間に配置される受動素子チップ５は、リード電極３
上に絶縁されて搭載されており、両端がそれぞれハイブ
リッドＩＣ基板２の対応する電極と接続されている。
の中間に配置される受動素子チップ５は、リード電極３
上に絶縁されて搭載されており、両端がそれぞれハイブ
リッドＩＣ基板２の対応する電極と接続されている。
このように、本発明の半導体パッケージでは、寸法の大
きい受動素子チップをハイブリッドＩＣ基板と分離して
、リード電極上に配置した。従って、ハイブリッドＩＣ
基板を小さくでき、さらに、筐体内の空間利用効率が向
上したので半導体パッケージも小型になっている。
きい受動素子チップをハイブリッドＩＣ基板と分離して
、リード電極上に配置した。従って、ハイブリッドＩＣ
基板を小さくでき、さらに、筐体内の空間利用効率が向
上したので半導体パッケージも小型になっている。
発明の詳細
な説明したように、本発明の半導体パッケージは、内部
空間の利用効率が向上しているので従来よりも、寸法を
小さくできる。本発明の半導体パンケージは、電子機器
の小型化にも寄与する。
空間の利用効率が向上しているので従来よりも、寸法を
小さくできる。本発明の半導体パンケージは、電子機器
の小型化にも寄与する。
第１図は、本発明の半導体パッケージの概略図であり、
第２図は、従来の半導体パッケージの概略図である。
〔主な参照番号〕
１・・・筐体、
２・・・ハイブリッドＩＣ基板、
３ ・ ・ ・ リード電極、
４・・・半導体チップ、
５・・・受動素子チップ
Claims (1)
- ハイブリッドＩＣ基板に搭載された半導体チップと、該
半導体チップとともに回路を形成する受動素子チップと
、前記ハイブリッドＩＣ基板および前記受動素子チップ
を内部に収納する筐体部と、外部の機器と前記回路とを
電気的に接続する前記筐体部の壁面を貫通している電極
とを具備する半導体パッケージにおいて、前記受動素子
チップが、前記電極上に直接配置されていることを特徴
とする半導体パッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21985090A JPH04101452A (ja) | 1990-08-21 | 1990-08-21 | 半導体パッケージ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21985090A JPH04101452A (ja) | 1990-08-21 | 1990-08-21 | 半導体パッケージ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04101452A true JPH04101452A (ja) | 1992-04-02 |
Family
ID=16742042
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21985090A Pending JPH04101452A (ja) | 1990-08-21 | 1990-08-21 | 半導体パッケージ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04101452A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101487683B1 (ko) * | 2013-08-01 | 2015-01-29 | 삼성중공업 주식회사 | 화물창 단열보드 |
-
1990
- 1990-08-21 JP JP21985090A patent/JPH04101452A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101487683B1 (ko) * | 2013-08-01 | 2015-01-29 | 삼성중공업 주식회사 | 화물창 단열보드 |
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