JPH0410107B2 - - Google Patents
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- Publication number
- JPH0410107B2 JPH0410107B2 JP21595182A JP21595182A JPH0410107B2 JP H0410107 B2 JPH0410107 B2 JP H0410107B2 JP 21595182 A JP21595182 A JP 21595182A JP 21595182 A JP21595182 A JP 21595182A JP H0410107 B2 JPH0410107 B2 JP H0410107B2
- Authority
- JP
- Japan
- Prior art keywords
- unit
- arithmetic
- adder
- convolution
- shift register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000004364 calculation method Methods 0.000 claims description 10
- 230000005236 sound signal Effects 0.000 claims description 4
- 230000001934 delay Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 5
- 238000005070 sampling Methods 0.000 description 5
- 238000012937 correction Methods 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000002123 temporal effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F17/00—Digital computing or data processing equipment or methods, specially adapted for specific functions
- G06F17/10—Complex mathematical operations
- G06F17/15—Correlation function computation including computation of convolution operations
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Mathematical Physics (AREA)
- Computational Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Mathematical Analysis (AREA)
- Mathematical Optimization (AREA)
- Pure & Applied Mathematics (AREA)
- Data Mining & Analysis (AREA)
- Algebra (AREA)
- Databases & Information Systems (AREA)
- Software Systems (AREA)
- General Engineering & Computer Science (AREA)
- Computing Systems (AREA)
- Complex Calculations (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、たたみ込み演算装置に関し、音響信
号のデジタル信号処理による波形等価イコライ
ザ、音像制御回路、反射音打消し装置等の一般に
電気系、電気音響変換器系を含む伝送系の補正手
段として用いるものである。
号のデジタル信号処理による波形等価イコライ
ザ、音像制御回路、反射音打消し装置等の一般に
電気系、電気音響変換器系を含む伝送系の補正手
段として用いるものである。
従来例の構成とその問題点
デジタルたたみ込み演算装置において、広帯域
のアナログ音響信号をリアルタイムにＡ／Ｄ変換
し、たたみ込み演算を行ない、その結果をＤ／Ａ
変換してアナログ信号を出力する場合、たたみ込
み演算の基本となる乗算器の速度によつて単位時
間当りの演算回路あるいは処理周波数の上限が決
定されていた。
のアナログ音響信号をリアルタイムにＡ／Ｄ変換
し、たたみ込み演算を行ない、その結果をＤ／Ａ
変換してアナログ信号を出力する場合、たたみ込
み演算の基本となる乗算器の速度によつて単位時
間当りの演算回路あるいは処理周波数の上限が決
定されていた。
発明の目的
本発明は、このような従来の問題点に鑑み、た
たみ込み演算装置の能力が乗算器の速度によらず
任意に設計できるものを提供する事を目的とする
ものである。
たみ込み演算装置の能力が乗算器の速度によらず
任意に設計できるものを提供する事を目的とする
ものである。
発明の構成
上記目的を達成するため、本発明のたたみ込み
演算装置は、アナログ音響信号をデジタル信号に
変換し、タツプ係数とのたたみ込み演算を行な
い、再びアナログ信号に変換して出力するたたみ
込み演算装置において、乗算器、第１の加算器、
読み出し書き込み可能記憶素子及びレジスタから
成る基本たたみ込み演算回路と、該基本たたみ込
み演算回路の計算時間だけデジタル信号を遅延さ
せるシフトレジスタ及び第２の加算器を縦続して
成るユニツト演算器を有し、前段のユニツト演算
器のシフトレジスタの出力を次段のユニツト演算
器のシフトレジスタの入力へ接続し、前段のユニ
ツト演算器の第２の加算器の出力を次段のユニツ
ト演算器の加算器へ入力できるようにしてなるも
のである。
演算装置は、アナログ音響信号をデジタル信号に
変換し、タツプ係数とのたたみ込み演算を行な
い、再びアナログ信号に変換して出力するたたみ
込み演算装置において、乗算器、第１の加算器、
読み出し書き込み可能記憶素子及びレジスタから
成る基本たたみ込み演算回路と、該基本たたみ込
み演算回路の計算時間だけデジタル信号を遅延さ
せるシフトレジスタ及び第２の加算器を縦続して
成るユニツト演算器を有し、前段のユニツト演算
器のシフトレジスタの出力を次段のユニツト演算
器のシフトレジスタの入力へ接続し、前段のユニ
ツト演算器の第２の加算器の出力を次段のユニツ
ト演算器の加算器へ入力できるようにしてなるも
のである。
実施例の説明
以下、図示の実施例と共に本発明を詳述する
と、第１図は本発明のたたみ込み演算装置におけ
る重要な構成要素である基本たたみ込み演算回路
のブロツク図を示している。第１図において、１
はアナログ入力端子、２はＡ／Ｄコンバータ、
３，５，７，９，１２はデジタルデータを一時保
持するレジスタであり、夫々B.K.M.Aレジスタ
とする。４，６は読み出し書込み可能記憶素子
（以下RAM）であり、夫々RAMA.RAMBとす
る。８はデジタル乗算器であり、K.Lレジスタ
５，７の値の積を計算し、Ｍレジスタ９に値を格
納する。１１はデジタル加算器であり、Ａレジス
タ１２の内容とＭレジスタ９の内容との加算を行
い、その出力をＡレジスタに値を格納する。１３
はDAコンバータであり、１４はアナログ出力端
子である。１０はたたみ込み演算のタツプ係数を
入力する入力端子である。
と、第１図は本発明のたたみ込み演算装置におけ
る重要な構成要素である基本たたみ込み演算回路
のブロツク図を示している。第１図において、１
はアナログ入力端子、２はＡ／Ｄコンバータ、
３，５，７，９，１２はデジタルデータを一時保
持するレジスタであり、夫々B.K.M.Aレジスタ
とする。４，６は読み出し書込み可能記憶素子
（以下RAM）であり、夫々RAMA.RAMBとす
る。８はデジタル乗算器であり、K.Lレジスタ
５，７の値の積を計算し、Ｍレジスタ９に値を格
納する。１１はデジタル加算器であり、Ａレジス
タ１２の内容とＭレジスタ９の内容との加算を行
い、その出力をＡレジスタに値を格納する。１３
はDAコンバータであり、１４はアナログ出力端
子である。１０はたたみ込み演算のタツプ係数を
入力する入力端子である。
さて、たたみ込みの演算は周知の通り、タツプ
係数をｘ(1)、ｘ(2)、…ｘ（ｎ）とし、入力信号を
ｈ(1)、ｈ(2)、…ｈ(i)…とすると、出力信号ｙ(1)、
ｙ(2)…ｙ(j)…は ｙ(j)＝o-1 〓k=0 ｘ(k)ｈ（ｊ−ｋ） となる。
係数をｘ(1)、ｘ(2)、…ｘ（ｎ）とし、入力信号を
ｈ(1)、ｈ(2)、…ｈ(i)…とすると、出力信号ｙ(1)、
ｙ(2)…ｙ(j)…は ｙ(j)＝o-1 〓k=0 ｘ(k)ｈ（ｊ−ｋ） となる。
この演算を第１図のブロツクに従つて行なうた
めのアルゴリズムについて以下説明する。
RAMA４，RAMB６のアドレスは各々１〜ｎま
で用意され、その内容はアドレスがｉの時に各々
RAMA(i)，RAMB(i)とする。また、RAMB６
には入力端子１５よりタツプ係数が、RAMB(1)
〜（ｎ）まで格納されているとする。さてアナロ
グ入力信号がｔ＝t1でサンプルされ、デジタルデ
ータSI(1)に変換されたとすると、以下第４図のフ
ローチヤートに従つて処理を行ない、出力デジタ
ルデータSO(1)を得、以下SI(j)はSO(j)として出力
され、SO(j)はDAコンバータでアナログ信号とし
て出力される。
めのアルゴリズムについて以下説明する。
RAMA４，RAMB６のアドレスは各々１〜ｎま
で用意され、その内容はアドレスがｉの時に各々
RAMA(i)，RAMB(i)とする。また、RAMB６
には入力端子１５よりタツプ係数が、RAMB(1)
〜（ｎ）まで格納されているとする。さてアナロ
グ入力信号がｔ＝t1でサンプルされ、デジタルデ
ータSI(1)に変換されたとすると、以下第４図のフ
ローチヤートに従つて処理を行ない、出力デジタ
ルデータSO(1)を得、以下SI(j)はSO(j)として出力
され、SO(j)はDAコンバータでアナログ信号とし
て出力される。
第４図に示すフローチヤートにおいて、ｉ及び
ｊはマイクロプログラムにおけるカウンタであ
り、ｉはタツプの番号を、ｊは音響信号のサンプ
リング番号を夫々示している。但し←はデータの
転送を、＊は乗算を、＋は加算をそれぞれ示す。
ｊはマイクロプログラムにおけるカウンタであ
り、ｉはタツプの番号を、ｊは音響信号のサンプ
リング番号を夫々示している。但し←はデータの
転送を、＊は乗算を、＋は加算をそれぞれ示す。
つまりｊが１つ増える毎に１サイプルづつ演算
処理される事になり、例えば20KHzまでの音響信
号を処理するためには、40KHz以上のサンプリン
グ周波数つまり25μsec以内のサンプル間隔で乗算
を含むｉのループをｎ回、演算することができ
る。逆に云えば演算回数つまりタツプ数を増やす
にはサンプリング周波数を低くする必要がある。
処理される事になり、例えば20KHzまでの音響信
号を処理するためには、40KHz以上のサンプリン
グ周波数つまり25μsec以内のサンプル間隔で乗算
を含むｉのループをｎ回、演算することができ
る。逆に云えば演算回数つまりタツプ数を増やす
にはサンプリング周波数を低くする必要がある。
そこでタツプ数を増やすためには、あるいはサ
ンプリング周波数を高くするために、第１図の基
本たたみ込み演算回路を複数個用いて全体として
の性能を向上させることが考えられる。
ンプリング周波数を高くするために、第１図の基
本たたみ込み演算回路を複数個用いて全体として
の性能を向上させることが考えられる。
その場合、第１図の演算回路を単に縦続したの
では、タツプ数を増加させた事にはならない。
では、タツプ数を増加させた事にはならない。
第２図にｍ個の基本たたみ込み演算回路を用い
てタツプ数をｍ倍に拡張した演算装置のブロツク
を示す。第２図において、（３−ｋ）は第１図に
示す基本たたみ込み演算回路であり、（２−ｋ）
はシフトレジスタ、（４−ｋ）は加算器である。
（１−ｋ）はこれら３つの構成要素をまとめたユ
ニツト演算器であり、ｋ（ｋ＝１、２…ｍ）はｋ
番目の要素である事を示している。各シフトレジ
スタはデジタル信号を基本演算回路（３−ｋ）の
実行時間だけ遅延させるために用いている。な
お、第２図において、１５はアナログ入力端子、
１６はADコンバータ、１７はDAコンバータ、
１８はアナログ出力信号、１９はタツプ係数記憶
回路、２０はタツプ係数設定回路である。
てタツプ数をｍ倍に拡張した演算装置のブロツク
を示す。第２図において、（３−ｋ）は第１図に
示す基本たたみ込み演算回路であり、（２−ｋ）
はシフトレジスタ、（４−ｋ）は加算器である。
（１−ｋ）はこれら３つの構成要素をまとめたユ
ニツト演算器であり、ｋ（ｋ＝１、２…ｍ）はｋ
番目の要素である事を示している。各シフトレジ
スタはデジタル信号を基本演算回路（３−ｋ）の
実行時間だけ遅延させるために用いている。な
お、第２図において、１５はアナログ入力端子、
１６はADコンバータ、１７はDAコンバータ、
１８はアナログ出力信号、１９はタツプ係数記憶
回路、２０はタツプ係数設定回路である。
第３図はこの第２図の動作を時間的に示したも
のを示す。時刻ｔ＝t1で入力された信号は、第２
図の基本たたみ込み演算回路３で演算され、第３
図a0の実線の時間に出力される。同様にして各演
算回路（３−ｋ）の出力はak（ｋ＝１、２…ｍ）
となる。ここで破線はシフトレジスタによる遅延
時間を表わしている。基本たたみ込み回路３の演
算回数をｎとし、サンプリング時間をTSCとする
と、シフトレジスタによる遅延時間はｎ×TSと
なり、例えば第２図の加算器４−１によつてa0＋
a1が計算され、等価的に基本たたみ込み演算回路
の２倍の演算回路が実現され、同様にｍ段までの
ユニツトの出力を加算する事によつて、基本たた
み込み回路のｍ倍の演算回数が実現される。つま
りｎ×ｍ回の演算回路、云い換えれば、ｎ×ｍタ
ツプのたたみ込み演算装置が実現される。
のを示す。時刻ｔ＝t1で入力された信号は、第２
図の基本たたみ込み演算回路３で演算され、第３
図a0の実線の時間に出力される。同様にして各演
算回路（３−ｋ）の出力はak（ｋ＝１、２…ｍ）
となる。ここで破線はシフトレジスタによる遅延
時間を表わしている。基本たたみ込み回路３の演
算回数をｎとし、サンプリング時間をTSCとする
と、シフトレジスタによる遅延時間はｎ×TSと
なり、例えば第２図の加算器４−１によつてa0＋
a1が計算され、等価的に基本たたみ込み演算回路
の２倍の演算回路が実現され、同様にｍ段までの
ユニツトの出力を加算する事によつて、基本たた
み込み回路のｍ倍の演算回数が実現される。つま
りｎ×ｍ回の演算回路、云い換えれば、ｎ×ｍタ
ツプのたたみ込み演算装置が実現される。
発明の効果
本発明によれば、デジタルたたみ込み演算装置
において、乗算器の速度に拘らず任意の演算回数
が得られ、時間の長い反射音の打消し等の補正に
も効果を発揮させる事ができる。
において、乗算器の速度に拘らず任意の演算回数
が得られ、時間の長い反射音の打消し等の補正に
も効果を発揮させる事ができる。
第１図は本発明の基本たたみ込み演算装置のブ
ロツク図、第２図は本発明の実施例を示すブロツ
ク図、第３図は実施例の動作を時間的に示す説明
図、第４図はフローチヤートである。 ２はＡ／Ｄコンバータ、３，５，７，９，１２
はレジスタ、４，６は記憶素子、８はデジタル乗
算器、１１はデジタル加算器、１３はDAコンバ
ータ。
ロツク図、第２図は本発明の実施例を示すブロツ
ク図、第３図は実施例の動作を時間的に示す説明
図、第４図はフローチヤートである。 ２はＡ／Ｄコンバータ、３，５，７，９，１２
はレジスタ、４，６は記憶素子、８はデジタル乗
算器、１１はデジタル加算器、１３はDAコンバ
ータ。
Claims (1)
- １ アナログ音響信号をデジタル信号に変換し、
タツプ係数とのたたみ込み演算を行ない、再びア
ナログ信号に変換して出力するたたみ込み演算装
置において、乗算器、第１の加算器、読み出し書
き込み可能記憶素子及びレジスタから成る基本た
たみ込み演算回路と、該基本たたみ込み演算回路
の計算時間だけデジタル信号を遅延させるシフト
レジスタ及び第２の加算器を縦続してなるユニツ
ト演算器を有し、前段のユニツト演算器のシフト
レジスタの出力を次段のユニツト演算器のシフト
レジスタの入力へ接続し、前段のユニツト演算器
の加算器の出力を次段のユニツト演算器の加算器
へ入力できるようにした、たたみ込み演算装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21595182A JPS59105174A (ja) | 1982-12-08 | 1982-12-08 | たたみ込み演算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21595182A JPS59105174A (ja) | 1982-12-08 | 1982-12-08 | たたみ込み演算装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59105174A JPS59105174A (ja) | 1984-06-18 |
| JPH0410107B2 true JPH0410107B2 (ja) | 1992-02-24 |
Family
ID=16680949
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21595182A Granted JPS59105174A (ja) | 1982-12-08 | 1982-12-08 | たたみ込み演算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59105174A (ja) |
-
1982
- 1982-12-08 JP JP21595182A patent/JPS59105174A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59105174A (ja) | 1984-06-18 |
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