JPH0396216A - 半導体基板の製法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、基板上に絶縁層を介して半導体層が形成され
てなる半導体基板、すなわち所謂Ｓ○工（ｓｉｌｉｃｏ
ｎ　ｏｎ　ｉｎｓｕｌａｔｏｒ）基板の製法に関する。

特に本発明は、段差を有する半導体基板を別の基板に貼
り合せた後、半導体基板を裏面より研削、研磨して複数
の半導体薄層即ち島状の素子形成領域を形成するように
したＳ○■基板の製法に関する。

〔発明の概要〕

本発明は、段差部を有する主面上に絶縁層を形成した半
導体基板を別の基板に貼り合せた後、半導体基板を研磨
して島状の素子形戒領域を形成するＳｏｌ基板の製法に
おいて、半導体基板内の素子形成領域を除く他の半導体
領域に研磨レートの大なるダメージ層を形成して上記研
磨を行うことにより、素子形戒領域の過剰研磨を防止し
、均一な厚さの素子形戒領域の形成を可能にしたもので
ある。

〔従来の技術〕

近時、所謂ＳＯＩ基板を用いてＶＬＳＩ　（超大規模集
積回路）を作或する開発が進められている。このＳ○【
基板の形成方法の１つとして、例えば一主面を酸化した
２枚の半導体ウエハ即ち鏡面シリコンウエハを貼り合せ
、その後片側のウエハを研磨して素子形成領域となるシ
リコン薄層を形戒する方法が考えられている。しかし、
この方法は実際にウエハ全面を均一なシリコン薄層に研
磨することは極めて困難である。従って、従来は第ｌの
半導体ウエハの一面に素子形成領域が凸部となるような
段差部を形成して酸化し、さらに平坦化層で段差部を埋
めた後、別の第２の半導体ウエハを貼り合せ、次いで酸
化層を研磨停止の基準面として第１の半導体ウエハを裏
面より研磨して島状の半導体薄層〈素子形成領域〉を形
戒する方法がとられている。具体的に第１２図を用いて
説明すると、先ず同図Ａに示すように鏡面シリコンウエ
ハ（１）の一生面をフォトリソグラフィー技術を用いて
素子形戒領域（２）が凸部となるような例えば０．１〜
１．０μｍ程度の段差で残るようにパターニングする。

そして段差が形戒された面の全体に熱酸化を施して研磨
ストッパーを兼ねるＳｉｎ２膜（３）を形成し、さらに
段差を埋めるために例えば多結晶シリコン層（４）を形
成し、この表面を平坦研磨する。次に、同図Ｂに示すよ
うに多結晶シリコン層（４）の表面に別の鏡面シリコン
ウエハ（５）を貼り合せる。次に、同図Ｃに示すように
鏡面シリコンウエハ（４）の裏面より研削、研磨を行い
、研磨作業をＳｉｎ２膜（３）の裏面まで行った時点で
止め、素子形戒領域（２）を露出させることによりＳｉ
ｎ．膜（３）で互に絶縁分離された複数の素子形戒領域
（２）を有したＳｏｌ基板（６）を得ている。

〔発明が解決しようとする課題〕

上述の従来の製法において、Ｓ１ロ２膜（３）を研磨ス
トッパーとして利用するためにはシリコンは研磨される
がＳｉｎ．膜は研磨されない研磨液、例えばエチレンジ
アミン、ピペラジン、水酸化カリウム等のアルカリ性溶
液でエッチング作用を主体とした研磨が必要である。

しかし乍ら、かかる方法で研磨するとＳｉｎ２膜（３）
上の研磨は停止するが、エッチングによる研磨が主体の
ために、段差内の基準面下のシリコン薄層即ち素子形戒
領域（２）の研磨は完全に停止されず、第１３図に示す
ように過剰研磨されて中心部が薄くなる傾向の厚さむら
が生じてしまう。このため均一な厚さの素子形成領域を
，有するＳＯＩ基板の作戊が困難であった。

本発明は、上述の点に鑑み、素子形戒領域での過剰研磨
を防止し、均一な厚さの素子形戒領域を形威できるよう
にした半導体基板の製法を提供するものである。

本法では、素子形成領域（２）を除く他の半導体領域に
ダメージ層（９）を形成するので、絶縁層（３）に近づ
いた位置では、素子形戒領域（２）に対応する部分より
も早く研磨されて絶縁層（３）に達する。このため、素
子形戒領域（２）での過剰研磨は阻止され、均一な素子
形成領域（２）が形成される。

〔課題を解決するための手段〕

本発明は、段差部を有する主面上に研磨ストッパーを兼
ねる絶縁層（３）を形成した半導体基板（１）と、別の
基板（５）とを貼り合せた後、半導体基板（１）を研磨
して絶縁層（３）で仕切られた島状の素子形威領域（２
）を形戒する半導体基板の製法において、半導体基板（
１）内の素子形成領域（２）を除く他の半導体領域にダ
メージ層（９）を形威し、上記の研磨を行うようになす
。

〔作用〕

貼り合せ後の研磨において、ダメージ層（９）はダメー
ジのない半導体領域より研磨レートが大きい。

〔実施例〕

以下、図面を参照して本発明によるＳ○■基板の製法の
一例を説明する。

本例においては、第１図Ａに示すように鏡面シリコンウ
エハ（１）の一生面をフォトリソグラフィー技術を用い
て素子形戒領域（２）が凸部となるような例えば０．１
〜１．０μｍ程度の段差で残るようにパターニングする
。次に、例えばフォトレジスト層（８）を残した状態で
このフォトレジスト層（８）をマスクとして素子形成領
域（２）以外の領域にダメージ層（９）を形成する。ダ
メージ層（９）を形成する方法としては、例えばイオン
注入法によるイオン打込み、ＲＩＥ（反応性イオンエッ
チング）による照射損傷、？ーザ照射によるダメージ等
のような所謂物理的なダメージ、或は研磨レートを向上
させるような不純物の拡散等による所謂化学的なダメー
ジを採用し得る。また、このダメージ層（９）の深さ及
びダメージの程度は、その後の研磨条件、或いは素子形
成領域（２）の厚さに応じてコントロールする。なお、
このダメージ層（９）の導入は、木例に限らず、その後
の工程のいずれにおいて導入することも可能である。

次に、第ｌ図Ｂに示すように段差が形成されたウエハ（
１）面の全体に熱酸化を施して研磨ストッパーを兼ねる
ＳｉＯ■膜（３）を形成する。

次に、第１図Ｃに示すように、段差を埋め平坦化するた
めに例えばＳｉ０２層、多結晶シリコン層等の平坦化膜
（４）本例では多結晶シリコン層を形成し、その後この
多結晶シリコン層（４）の表面を平坦に研磨する。

次に、第ｌ図Ｄに示すように多結晶シフコン層（４）の
表面に別の鏡面シリコンウエハ（５）を貼り合せる。

そして、第ｌ図Ｅに示すように一体となった貼り合せウ
エハの一方の鏡面シリコンウエハ（１）の裏面より研削
、研磨を行い、研磨ストッパーを兼ねるＳｉ０２膜（２
）の表面を基準面として、この面で研磨を止め、Ｓｉｎ
．膜（２）で互に絶縁分離された複数の島状の素子形成
領域（２）を形成した目的のＳＯＩ基板〈１０）を得る
。

なお、貼り合せウエハに対する研磨は、従来例と同じよ
うに例えばポリウレタン等からなるポリッシングクロス
を有する研磨定盤に、貼り合せウエハを接触させ、シリ
コンは研磨するかＳｉｎ．膜は研磨されない研磨液を供
給してエッチング作用を主体とした研磨で行う。

かかる製法によれば、第１図Ｅの鏡面シリコンウエハ〔
１〕の裏面からの研磨の際、ダメージ層（９）は研磨レ
ートが大きいために、早く研磨が進み、素子形成領域（
　〉のシリコン層はダメージ層の深さと研磨レート比（
ダメージの程度〉に応じてある高さの凸状に残るように
、或いはＳｌ０２膜（２）の面と同一面となるように研
磨される。このため従来法で見られる素子形成領域（２
）の過剰研磨による厚奎むらが防止され、均一な厚さの
シリコン薄層即ち素子形成領域（２）を形戒することが
できる。さらに、この研磨レート比に応じてウエハ全面
の平坦度も向上する。

従って、本製法を用いることにより、ウエハ全面におい
て容易に研磨ストッパーを兼ねるＳ１０，膜（２）上の
研磨残りを無くすことができ、ウエハ全面の完全研磨を
可能にする。またウエハ全面において各素子形成領域（
２）内で均一な厚さを有するシリコン薄層を形戒でき、
従って、デバイス特性の均一化が可能となる。さらに、
ダメージ層（９）の導入の工程の追加だけで、他は従来
技術をそのまま利用するので工程は複雑にならず容易に
上述の良好なＳＯＩ基板（１０）を作戊することができ
る。

一方、第１図Ｃに示す平坦化膜（４）の平坦化研磨、或
は第ｌ図Ｅの素子形成領域（２）を形成するための研磨
は、第７図に示すように回転する研磨盤（ｌ２）に、例
えばエポキシ樹脂製のテンプレート（１３）に保持した
ウエハ（貼り合せウエハ或は一方のウエ？）　（１４）
を錘（ｌ５）で加圧接触させながらウエハ（１４）を往
復運動し、研磨液（１６）を供給して行っている。なお
、研磨盤（１２〉としては、前述の他、例えば平坦な剛
体定盤上に砥粒を含有させた薄い軟質材を設けて或る研
磨盤を用いることもでき、研磨液（ｌ６）としては例え
ば砥粒を含むアルカリ液を用いることもできる。この研
磨法では第８図に示すようにウエハ（ｌ４）の中心ほど
研磨レートが早くなり、研磨取代の面内ばらつきが大き
く、極端な場合には同辺部（１４ｂ）　　の研磨が全く
進まず中央部（１４ａ）　　のみが研磨される憧れがあ
る。この点を改善した研磨方法の例を第２図〜第４図に
示す。本例に係る研磨方法は、ウエハ〈１４）の周辺に
研磨面と同一の研磨レートを有する材質で作或された治
具（所謂ダミーガード部材）　（２１）を設け、実質的
に研磨面積を大きくして第７図に示す研磨盤（１２）上
に配して研磨するようになす。治具（２ｋ）としては、
ウエハ（１４〉の研磨面が例えばシリコン面であればシ
リコン製、８１０■面であれば石英製を用いることがで
きる。治具（２ｌ）の形状としては第４図Ａに示すリン
グ状、或は第４図Ｂに示すトレイ状に作威し、ウエハ（
１４）をセットした時に表面が研磨面との間で段差が生
じないようにする。このように、研磨すべきウエハ（ｌ
４〉の周辺に、研磨面と同一の研磨レートを有する材料
で作或した治具《２１〉を配することによって、実質的
に研磨面積が大きくなり、第８図に示すように、周辺の
治具〈２ｌ〉では研磨残゛りが生するも、中央のウエノ
＼（１４）面内では研磨取代のばらつきが低減し、ウエ
ノ＼（１４〉の全面を平坦に研磨することができる。

又、第１図Ｄにおいて第ｌのウエ／％　（１）と第２の
ウエハ（５）を貼り合せる方法は、通常、第９図に示す
ようにテーパもしくは曲率を有した支持台（２３〉に一
方のウエハ例えばウエハ（５）を載置し、吸引口（２４
〉を介してウエハ周辺部を真空吸引してウエ／％（５）
に中央部が凸状となるような反りをもたせる。

この状態で他方のウエハ（１）を重ね合わせて置き、真
空吸引を解除して、貼り合せを中央部から周辺部に進行
させてウエハ全面を貼り合せるようにしている。しかし
、この貼り合せ方法は、ウエ／％周辺部での貼り合せ速
度が中央部より大きくなるために第ｌＯ図に示すように
周辺の貼り合せ界面に気泡（２５）が入る慣れがある。

また、貼り合せ後のウエハ（２６）が第１１図に示すよ
うに貼り合せ初期の一方のウエハ（５）の反り形状を反
映してしまい、反ったままの状態で全面が貼り合わされ
る憧れがある。

この点を改善したウエハの貼り合せ方法の例を第５図及
び第６図に示す。本例においては、中央部に開口（２８
〉及びこの開口（２８）に通ずるガス供給口（２９）を
有し、周辺部に真空吸引口（３０）を有すると共に、支
持面にテーパもしくは曲率をもつ支持台（３１）を設け
、この支持台（３ｌ）にウエハ（１）（又は（５））を
配し、真空吸引口（３０）を介してウエハ周辺部を真空
吸引すると共に、ガス供給口（２９〉を介してガスを供
給しウエハ（１）《又は（５）〉で閉ざされた支持台内
部（すなわち開口）　（２８）を加圧状態にしてウエハ
（１）（又は（５））を反りをもたせた状態で支持する
。支持台内部《２８）の圧力を制御することにより、ウ
エハ（１）（又は（５））の反り状態を制御することが
可能である。そして、第６図に示すように２つの支持台
（３１）に夫々双方のウエハ（１）及び（５）を支持し
た後、両ウエハ（１）及び（５）の互いの中央部を貼り
合せる。この状態から夫々の支持台内部（２８〉の圧力
を同時に制御して、両ウエハ（１）及び（５）の反り状
態を同一に保ったまま、貼り合せを周辺部に進行させる
。ある程度まで貼り合せが進行した段階で、周辺部の真
空引きを徐々に弱めてゆき、支持台の内部圧力との適当
な調整により周辺部における貼り合せ速度を制御して貼
り合せを完了する。

この貼り合せ方法によれば、ウエハ周辺部における、貼
り合せ後の気泡発生を防止することができ、また貼り合
せ後のウエノ＼に反りが残留するを防止することができ
る。

〔発明の効果〕

本発明によれば段差部を有する主面上に研磨ストッパー
を兼ねる絶縁層を形威した半導体基板と、別の基板とを
貼り合せた後、半導体基板を研磨して絶縁層で仕切られ
た島状の素子形戒領域を形戒するようにした半導体基板
の製法において、半導体基板内の素子形成領域を除く他
の半導体領域に研磨レートの大きなダメージ層を形成す
ることによって、研磨時の素子形成領域への過剰研磨を
防止することができる。このためウエハ全面において絶
縁膜上の研磨残りを容易に無くすことができ、且つウエ
ハ全面において各素子形成領域内で均一な厚さの半導体
薄層の形成を可能にする。したがって、デバイス特性の
均一化を図ることができる。

またウエハ全面の平坦度の向上を図ることができる。さ
らに製造工程に関してもダメージ層の導入工程を追加す
るだけで他は従来工数を利用できるので工程を複雑化す
ることなく、容易に上記信頼性の高い半導体基板を製造
することができる。

【図面の簡単な説明】

第１図Ａ−Ｅは本発明による半導体基板の製法の一例を
示す工程図、第２図は本発明に適用される研磨方法の一
例を示す平面図、第３図はその断面及び研磨状態のグラ
フ、第４図Ａ及びＢは上記研磨方法に適用される治具の
斜視図、第５図及び第６図は本発明に適用されるウエハ
の貼り合せ方？の一例を示す断面図、第７図は研磨装置
の例を示す構戊図、第８図は従来のウエハの研磨状態を
示す説明図、第９図は従来のウエハの貼り合せ方法の例
を示す断面図、第１０図はその貼り合せウェハの平面図
、第ｌ１図はその側面図、第１２図Ａ〜Ｃは従来のＳＯ
Ｉ基板の製法を示す工程図、第１３図は研磨後の素子形
成領域の状態を示す断面図である。 （１）　（５）はシリコンウエハ、（２）は素子形成領
域、（３）はＳ１０■層、（４）は平坦化層、（９）は
ダメージ層である。 代 理 人 松 隈 秀 盛 理ＳＯＸ蕃抜 ネｅｌ！月にイ１Ｓ半桿伴基本号の製！云の工程圀第　
１　図（士の２冫 第１ 図（その１） ａ４７珠の′Ｖオ包今贈末Ｔ手面ロ 第２図 第３図 箭滝方ｊ’Ｙ，　ｌ：用・・Ｓ５台呉の斜視図第４図 第８図． ウエ八帖り合ｔ方ｊｆ．の実方也伊１ｔ示１前面目第５
図 ウｌハ１！６り合℃力鷹の宝か１便１１示１♂乍面固１
つエハ 第１２図 イ足釆｛ｆＩｌｎ　ｌｆ／ｒｒｆｏ　ｆ！］第１３図

Claims (1)

1. 【特許請求の範囲】 　段差部を有する主面上に研磨ストッパを兼ねる絶縁層
   を形成した半導体基板と、別の基板とを貼り合せた後、
   前記半導体基板を研磨して前記絶縁層で仕切られた島状
   の素子形成領域を形成する半導体基板の製法において、 前記半導体基板内の前記素子形成領域を除く他の半導体
   領域にダメージ層を形成し、 前記研磨を行うことを特徴とする半導体基板の製法。