JPH0391958A - バイポーラ・ｃｍｏｓデバイスと一体化したフォトダイオード - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、バイポーラ・ＣＭＯＳデバイスにモノリシ
ックに組み込み横威したフォトダイオードに関する。

〔従来の技術〕

従来、個別部品で構成した、センサー，アナ９グ回路．
デジタル回路，アクチュエータ駆動回路等の電子回路を
、同一のモノリシックな基板上に一体的に構戒した半導
体装置に関しては、例えば特開昭５２−１０６２７８号
．特開昭６０−７２２５５号．特開昭６２−２１９５５
５号等において、アナログ特性を重視して、マスク枚数
を余り増やさずに同時に形成可能とした縦型ＰＮＰ　ト
ランジスタを含むバイポーラ・ＣＭＯＳデバイスが開示
されている。またアナログ特性よりは高速のパイボーラ
・ＣＭＯＳゲートを実現するための低いアーリー電圧と
低い耐圧をもつバイボーラＮＰＮトランジスタと高速Ｃ
ＭＯＳ　トランジスタをモノリシックに集積したバイポ
ーラ・ＣＭＯＳデバイスは、例えば特開昭５２−２２９
２号．特開昭５４−４６４８７号，特開昭５７−１８８
８６２号等において開示されている． また特開昭６３−１２２２６７号には、バイボ−　ラＮ
　Ｐ　Ｎ　トランジスタのベース領域及びＰ″Ｎ−ホト
ダイオードのＰ０層をボロンのイオン注入により形成し
、同様にＮＭＯＳトランジスタのソース・ドレイン領域
及びＮＰＮ　トランジスタのエミッタ並びにＮ’　Ｐ−
ホトダイオードのＮ“層をひ素のイオン注入により形成
する方法が示されていＸ− 〔発明が解決しようとする課題〕 従来提案されているバイポーラ・ＣＭＯＳデバイスは、
■高速デジタル回路を、従来のＣＭＯＳ回路やＥＬＣ回
路で構成する代わりに、低消費電力で高速なバイポーラ
・ＣＭＯＳゲートに置き換えるもの、■デジタル回路及
びアナログ回路をモノリシックに集積化するものに限定
されてきた。

しかしながら近年、超小型で高速．高精度なフォトセン
シングコンポーネントが要求されており、フォトセンサ
ーと高精度なデジタル・アナログ回路のモノリシック化
が要請されている。すなわち第９図（ハ）に示すように
、１個のフォトダイオード又は多数のフォトダイオード
からなるフォトダイオードアレイ１０１を、ＭＯＳ入力
型の高精度なオペアンプやアナログフィルターなどのア
ナログ回路１０２とＣＰＵやアクチェエー夕とのインタ
ーフェース等を構成する高速なデジタル回路１０３から
なるバイポーラ・ＣＭＯＳデバイス１０４に接続して使
用した場合には、ノイズが侵入し易くノイズの影響が大
きく現れる。したがって、第９図旧）に示すように、フ
ォトダイオードあるいはフォトダイオードアレイ１０１
を上記バイポーラ・ＣＭＯＳデバイスに一体的に組み込
み低ノイズ化を図ることが要請されている。

そしてこのように一体的に横威されるデバイスにおいて
は、アナログ・デジタル回路の高精度化が必要であるた
め、バイポーラ・ＣＭＯＳデバイスの本来の性能を低下
させずに最適化されたフォトダイオードを一体的に作り
込む必要がある。しかしながら未だかかる点を考慮した
提案はなく、先に述べた特開昭６３−１２２２６７号に
開示されている方法によっても、最適な感度と分光特性
をもつフォトダイオードを得ることはできない．フォト
ダイオードを最適化するためには、感度，量子効率，分
光特性を考慮する必要があるが、特にデジタル回路及び
アナログ回路の両特性を考慮したバイポーラ・ＣＭＯＳ
デバイスにおいては、最適化されたフォトダイオードを
一体的に形戊することは実現不可能であった。

本発明は、従来のバイポーラ・ＣＭＯＳデバイスにおけ
る上記問題点を解決するためになされたもので、アナロ
グ特性を重視したバイポーラ・ＣＭＯＳデバイスに、プ
ロセスを変更せずに一体的に組み込まれる高感度で最適
化されたフォトダイオードを提供することを目的とする
． 〔課題を解決するための手段及び作用］通常のフォトダ
イオードは基板電位と分離する必要がある。このためＰ
型基板を用いる通常のバイポーラ・ＣＭＯＳデバイスに
フォトダイオードを一体的に組み込む場合には、第１図
に示すように、フォトダイオードはｐ型拡敞層ａからな
るアノード層と、ｎ型拡散層ｂからなるカソード層とを
用いて形成される。なお第１図において、ＣはＰ型基板
、ｄはＡＩからなるアノード電極、ｅはＡＩからなるカ
ソード電極である。

このように構成したフォトダイオードの特性は、量子効
率と分光特性で示されるが、量子効率はｎ型拡散層ｂの
厚さ（深さ）ｘ０で表される．また分光特性に関しては
、青感度（”５００ｎｍ以下の波長領域）はｐ型拡散層
ａの厚さ（深さ）Ｘ，．で゛決まり、赤感度（７００ｎ
ｍ以上の波長領域）はｎ型拡散１ｂの深さＸ，イで決ま
る。したがって第２図に示すように、ｐ型拡散層ａを厚
くすると量子効率特性のは■に示すように変化し、ｎ型
拡散層ｂを厚くすると量子効率特性■は■に示すように
変化する。

アナログ特性を重視したバイポーラ・ＣＭＯＳデバイス
においては、アノード層を構成するｐ型拡散層としては
、ＰＭＯＳトランジスタのソース・ドレインに用いてい
る高濃度で厚さｘ，ｘ０．２〜０．４μｍのシャロー層
と、ＮＰＮ　トランジスタのより深い厚さＸｊΣ０．４
〜０．７μｍのベース層を通常使用可能である。またカ
ソード層を構成するｎ型拡散層としては、ＰＭＯＳ　ト
ランジスタのソース・ドレイン耐圧を確保するためのｎ
型ウェル領域、ＮＰＮトランジスタのコレクタ抵抗を低
減するｎ゛型埋込層及び該ｎ゛型埋込層上に配置したｎ
型低濃度エピタキシャル層が使用可能である。

これらの拡敗層をフォトダイオードの横或に使用するに
は、まずフォトダイオードの青色感度に関しては、より
シャローなすなわちＸＪの小さいＰＭＯＳトランジスタ
のソース・ドレイン層と同じ拡散層と用いると、４００
ｎｍ以下の近紫外領域に近い光に感度を持たせることが
できる。また４５０〜５００ｎｍの青色領域に感度が必
要な場合には、Ｘ、が０．４〜０．７μｍのＮＰＮ　ト
ランジスタのベース層が最適である。あるいは著しく青
感度を必要とせず、例えば６００ｒｖ以上に感度をもた
せる場合には、ＮＭＯＳトランジスタのソース・ドレイ
ン耐圧を確保するのに必要なｐ型ウェル領域を使用する
必要がある。

一方、カソード層用のｎ型拡散層としては、約１〜３μ
ｍの深さのｎ型ウェル領域又はｎ型エピクキシャル層と
、約４〜７μｍの深さのｎ゜型埋込層を重ねて用いるこ
とにより、赤感度としては８００ｎｍ程度、ピーク波長
は５００ｎｍで量子効率０．３〜０．４の通常の可視光
用のフォトダイオードとしては十分の特性が得られる．
また赤外感度を低減したい場合には、ｎ゛型埋込層を用
いずに、１〜３μｍ厚さのｎ型エピタキシャル層やｎ型
ウェル領域を用いることにより、６００ｎｍ以上の赤外
感度を極端に小さくすることができる。但しこの場合、
ｐ型基板とｐ型アノード層との耐圧（バンチスルー耐圧
）が極端に低下するので注意を要する。一方、極端に赤
外感度を増大させたい場合には、上記ｎ゛型埋込層と基
板とで形戊する逆特性のＰＮダイオードをフォトダイオ
ードとして使用することも考えられる。

以上述べた原理に基づいて、本発明は、アナログ特性を
重視したバイポーラ・ＣＭＯＳデバイスに一体的に組み
込まれるフォトダイオードを、ＰＭＯＳトランジスタの
ソース・ドレイン層と同時に形成される拡散深さが０．
２〜０．４μｍのｐ型拡散層からなるアノード層と、バ
イボーラＮＰＮトランジスタのコレクタ領域を構成する
厚さ１〜３μｍのｎ型エピタキシャル層と５μｍ以上の
拡散深さをもつｎ゛型埋込層とからなるカソード層とで
構成するものである。

このように構成することにより、波長４００ｒｖ以下の
領域における青感度から波長７００ｎ一以上の領域にお
ける赤感度をもち、且つ量子効率を０．３以上としたフ
ォトダイオードがバイポーラ・ＣＭＯＳデバイスと一体
的に得られる。

なお、このように横威したフォトダイオードは、フォト
ダイオード専用のプロセスで形成したものに比べて量子
効率は１／２と劣っているが、この点に関しては、本発
明はバイポーラ・ＣＭＯＳデバイス中にフォトダイオー
ドを組み込むという特徴上、このフォトダイオードと例
えばＭＯＳ−ＴＯＰのオペアンプ等を組み合わせること
により、浮遊容量が小さく且つ低雑音で接続可能になる
ため、低量子効率に基づく出力電流が小なる点について
は、十分に補えるものである。

〔実施例〕

実施例について説明するに先立ち、アナログ特性を重視
したバイポーラ・ＣＭＯＳデバイスの構成例を第３図に
基づいて説明する。この構成例は、高速のＣＭＯＳ　ト
ランジスタと、高耐圧（２０　Ｖ　）と高いアーリー電
圧（α６０Ｖ以上）と高『，をもつＮＰＮトランジスタ
と、高耐圧（２０　Ｖ　）で高ｒｒ　　（ヱ１　Ｇ｝｛
ｚ）の縦型ＰＮＰ　トランジスタと、高いアーリー電圧
（包６０　Ｖ以上）をもつ横型ＰＮＰ　トランジスタと
を、各デバイスがそれぞれ上記の如き最適な特性をもつ
ように構成するために、ｐ一型基板１上にｎ＋型埋込層
３を埋め込み、１回目のｎ型エピタキシャル層４ａを形
成したのち、ｐ゛型埋込層５を縦型ＰＮＰ　トランジス
タのコレクタ層として用いて２回目のｎ型エピタキシャ
ル層４ｂを積層する構成となっている。なお第３図にお
いて、６は低濃度ｐ型埋込層、７はｐ型コレクタ電極部
、８はｎ型コレクタ電極部、９はｐ型ウェル層、１０は
ｎ型ウェル層、１１はρ型チャネルストッパ層、ｌ２は
ｐ型ヘース拡散層、ｌ３はｎ型ベース拡散層、１５はゲ
ート電極、１６は縦型ＰＮＰトランジスタの工ξソタ、
ｌマはコレクタ引き上げ電極、１８は縦型ＮＰＮ　トラ
ンジスタの外部ベース、１９は横型ＰＮＰトランジスタ
のエミッタ、２０．　２１は横型ＰＮＰトランジスタの
コレクタ、２２はＰＭＯＳトランジスタのソース・ドレ
イン層、２３は縦型ＮＰＮトランジスタのエミッタ、２
４は同じくそのコレクタ引き上げ電極、２５は縦型ＰＮ
Ｐ　トランジスタの外部ベース、２６は同じくそのＮ端
子引き上げ電極、２７は横型ｐＮＰ　トランジスタの外
部ベース、２８はＮＭＯＳトランジスタのソース・ドレ
イン層である。

上記バイポーラ・ＣＭＯＳデバイスにおいては、高性能
化のため多くの拡散層を備えており、ｐ型層としては、
Ｘｊの浅い順にｐ９型ソース・ドレイン層２２（ｘ，　
＝０．２〜０．４μｍ），ｐ“型ベース層１２（　ｘ　
１　＝０．　４　〜０．　７　ｐ　ｍ），　　ｐ型ウェ
ル層（ｘＪ一１，Ｏ〜１．５μｍ）等があり、一方ｎ型
層としては、ｎ型ウェル層（Ｎ’２１０１ｈｃｍ−’以
上、ＸＪ＝ｔ．Ｏ〜１．５　μｍ）　，　　ｎ型エピタ
キシャル層（Ｎ＝１０１ｂｃｍ−’，　　Ｘｊ　＝　１
〜３　μｍ）　．　　ｎ”型埋込層（Ｎ”−１０１９ｃ
ｍ−”，　　Ｘｊ　＝５〜ｓ　μｍ）等がある。これら
の種々の拡散層を巧みに用いることにより、より最適な
特性のフォトダイオードを構戒することが可能となる。

第４図（８）に本発明に係るフォトダイオードの第１実
施例を示す。この実施例においては、アノード層として
拡散層中最もシャローなＰＭＯＳトランジスタのソース
・ドレイン層２２を用い、カソード層としてはｎ型ウェ
ル層ＩＯ又は第２エビクキシャル層４ｂを用いる。そし
て電極として用いると共に分光特性改善を考慮してｎ型
埋込層３を用いて構成するものである。なお第４図（８
）において、３０はアノード電極、３１はカソード電極
である。

この実施例におけるフォトダイオードの分光特性を第４
図ｆｉｌに示す。この実施例では、アノード層としてＸ
ｊ二〇．２〜０．４のシャローな拡散層（ＰＭＯＳトラ
ンジスタのソース・ドレイン層）を用いているため、青
色域（−４００ｎｍ）以下の短波長領域の感度が極めて
高い。またｎ型埋込層３の拡散深さは５〜８μｍと深い
ため、赤色域（ヱ７００ｎｍ）の感度も極めて良い。こ
の実施例では可視領域全域に亘って極めて量子効率のよ
い（０．３〜０．５）特性が得られる。なおカソード層
をｎ型ウェル層１０を加えて構成すると、他素子とのア
イソレーションを強化することができる。

第５図八は、本発明の第２実施例を示す概略断面図であ
る。この実施例は、青色感度をより低減した特性のフォ
トダイオードを得たい場合に有効な構成である。すなわ
ちアノード層として第１実施例におけるＰＭＯＳトラン
ジスタのソース・ドレイン層２２の代わりにＮＰＮ　ト
ライジスタのＰ型ベース拡散層ｌ２を用いるものである
．このようにアノード層としてｐ型ベース拡敗ＪＷ１２
を用いた場合、第５図但》に示すように、４００ｎｍ以
下の波長域での感度がかなり低下する。この実施例によ
るフォトダイオードは、赤色のＬＥＤや赤外に近い（”
　７８０ｎｎ）のＬＥＤに対する受光素子として応用可
能なものである。

第６図（８）は、本発明の第３実施例を示す概略断面図
である．この実施例によるフォトダイオードは、青色感
度を極端に抑えた特性をもたせたものである。この実施
例ではアノード層としてｐ型ウェル層９を用いる。この
場合、アノード層にオーミックな接続が取れないために
、ｐ型ウェルＮ９の表面にＰＭＯＳトランジスタのソー
ス・ドレイン層２２を設けて、電極３０を接続するよう
に構成している．この実施例によるフォトダイオードは
、第６図旧）に示すように、５００ｎｍ以下の青色領域
の感度は極端に落ちている。

第７図（８）は、本発明の第４実施例を示す概略断面図
である。この実施例におけるフォトダイオードは、第７
図＋Ｅ＋に示すように赤色感度を極端に抑えた特性をも
たせたものである。赤外又は赤色感度を抑えるためには
、２〜３μｍ以上の深い位置で発生した電子一ホール対
を基板又はカソード層に逃がしてやればよい。このため
この実施例では、第１実施例における深い拡散層である
ｎ型埋込層３を除去して構戒している。但しこのように
構成した場合、ｎ型ウェル層１０やｎ型エピタキシャル
層４ｂは濃度が低いため、アノードとカソード間でバン
チスルーを起こす可能性がある．このため、フォトダイ
オードにかかる逆耐圧には十分な注意が必要である。

第８図（ト）は、本発明の第５実施例を示す概略断面図
である。この実施例におけるフォトダイオードは、より
赤色〜赤外感度を高めた特性をもたせたものである。こ
のような特性をもたせるためには、エピタキシャル層の
厚さを３〜６μｍ以上にする必要がある。しかしエピタ
キシャル層を厚く形成し過ぎると、ラ７チアップ耐性の
強いＣＭＯＳトランジスタのウェル構戒が作れなくなる
ため、エピタキシャル層を２回積層して第１及び第２エ
ピタキシャル４ａ，４ｂで厚く形成するようにしている
。これにより第８図［Ｂｌに示すように、赤外域８００
ｎ一以上の波長領域においても感度をもつようになり、
量子効率は大幅に向上する。またこのようにエピタキシ
ャル層を２層で構成した場合、バイポーラ・ＣＭＯＳデ
バイスにおいては、先に述べたように、第１エビタヰシ
ャル４ａと第２エピタキシャル４ｂ間にｐ型埋込層５，
６を配置することにより、ＣＭＯＳ　トランジスタのラ
ッチアンプ耐性と性能を向上させることができるばかり
でなく、縦型ＰＮＰ　トランジスタの構戊も容易になり
且つ高性能化する。

なお上記各実施例においては、いずれもカソード領域と
基阪間に寄生的にダイオードが付加されている。次段の
回路形成において支障が生じないならば、この基板寄生
ダイオードをフォトダイオードとして用いることもでき
る。この場合は赤外域における感度は更に向上する。

〔発明の効果〕

以上実施例に基づいて説明したように、アナログ特性を
重視したバイポーラ・ＣＭＯＳデバイスにおいて、本発
明によりフォトダイオードを構戒することにより、青色
から近赤外までの所望の分光特性をもつフォトダイオー
ドを容易に得ることができ、またかかる特性のフォトダ
イオードを、高精度オペアンプなどのアナログ回路及び
ＣＰＵとのインターフェース等を構成する高速デジタル
回路と、容易にモノリシンクに集積化することができる
。

【図面の簡単な説明】

第１図は、バイポーラ・ＣＭＯＳデバイス中に組み込ま
れるフォトダイオードの一般的な構成を示す図、第２図
は、第１図に示したフォトダイオードを構戒する拡散層
の厚さによる量子効率の波長依存性の変化を示す図、第
３図は、本発明に係るフォトダイオードを一体的に組み
込み形戒するバイポーラ・ＣＭＯＳデバイスの構戒例を
示す図、第４図囚は、本発明に係るフォトダイオードの
第１実施例を示す概略平面図、第４図旧）は、その分光
感度特性を示す図、第５図（自）は、第２実施例を示す
概略平面図、第５図ｆｉｌは、その分光感度特性を示す
図、第６図（８）は、第３実施例を示す概略平面図、第
６図田）は、その分光感度特性を示す図、第７図八は、
第４実施例を示す概略平面図、第７図旧）は、その分光
感度特性を示す図、第８図（ハ）は、第５実施例を示す
概略平面図、第８図（Ｂ）は、その分光感度特性を示す
図、第９図（４），唱）は、フォトダイオードとアナロ
グ回路とデジタル回路の混在態様を説明する図である。 図において、ｌは基板、３はｎ型埋込層、４ａは第ｌエ
ピタキシャル層、４ｂは第２エピタキシャル層、５は高
濃度ｐ型埋込層、６は低濃度ｐ型埋込層、８はｎ型コレ
クタ電極部、９はＰ型ウェル層、１０はｎ型ウェル層、
１２はρ型ベース拡散層、１３はｎ型ベース拡散層、２
２はＰＭＯＳトランジス夕のソース・ ドレイン層、２８はＮＭＯＳ｝ランジ スタのソース・ ドレイン層を示す。

Claims (1)

1. 【特許請求の範囲】 １、アナログ特性を重視したバイポーラ・ＣＭＯＳデバ
   イスに一体的に組み込まれるフォトダイオードにおいて
   、前記バイポーラ・ＣＭＯＳデバイスのＰＭＯＳトラン
   ジスタのソース・ドレイン層と同じ厚さが０．２〜０．
   ４μｍのＰ型拡散層からなるアノード層と、前記バイポ
   ーラ・ＣＭＯＳデバイスのＮＰＮトランジスタのコレク
   タ領域を形成する厚さ１〜３μｍのｎ型エピタキシャル
   層と５μｍ以上の厚さのｎ型埋込層とからなるカソード
   層とで構成したことを特徴とするバイポーラ・ＣＭＯＳ
   デバイスと一体化したフォトダイオード。 ２、アナログ特性を重視したバイポーラ・ＣＭＯＳデバ
   イスに一体的に組み込まれるフォトダイオードにおいて
   、前記バイポーラ・ＣＭＯＳデバイスのＮＰＮトランジ
   スタのベース層と同じ厚さが０．４〜０．７μｍのｐ型
   拡散層からなるアノード層と、同じくＮＰＮトランジス
   タのコレクタ領域を形成する厚さ１〜３μｍのｎ型エピ
   タキシャル層と５μｍ以上の厚さのｎ型埋込層とからな
   るカソード層とで構成したことを特徴とするバイポーラ
   ・ＣＭＯＳデバイスと一体化したフォトダイオード。 ３、前記カソード層を、前記バイポーラ・ＣＭＯＳデバ
   イスのＰＭＯＳトランジスタのｎ型ウェル層と同じ厚さ
   が１〜２μｍのｎ型拡散層を加えて構成したことを特徴
   とする請求項１又は２記載のバイポーラ・ＣＭＯＳデバ
   イスと一体化したフォトダイオード。 ４、アナログ特性を重視したバイポーラ・ＣＭＯＳデバ
   イスに一体的に組み込まれるフォトダイオードにおいて
   、前記バイポーラ・ＣＭＯＳデバイスのＮＭＯＳトラン
   ジスタのｐ型ウェル層と同じ厚さが１〜２μｍのｐ型拡
   散層からなるアノード層と、前記バイポーラ・ＣＭＯＳ
   デバイスのＮＰＮトランジスタのコレクタ領域を形成す
   る厚さ１〜３μｍのｎ型エピタキシャル層と５μｍ以上
   の厚さのｎ型埋込層とからなるカソード層とで構成した
   ことを特徴とするバイポーラ・ＣＭＯＳデバイスと一体
   化したフォトダイオード。 ５、アナログ特性を重視したバイポーラ・ＣＭＯＳデバ
   イスに一体的に組み込まれるフォトダイオードにおいて
   、前記バイポーラ・ＣＭＯＳデバイスのＰＭＯＳトラン
   ジスタのソース・ドレイン層と同じ厚さが０．２〜０．
   ４μｍのｐ型拡散層からなるアノード層と、同じくＰＭ
   ＯＳトランジスタのｎ型ウェル層と同じ厚さが１〜２μ
   ｍのｎ型拡散層とｎ型エピタキシャル層とからなるカソ
   ード層とで構成したことを特徴とするバイポーラ・ＣＭ
   ＯＳデバイスと一体化したフォトダイオード。 ６、アナログ特性を重視したバイポーラ・ＣＭＯＳデバ
   イスに一体的に組み込まれるフォトダイオードにおいて
   、前記バイポーラ・ＣＭＯＳデバイスのＰＭＯＳトラン
   ジスタのソース・ドレイン層と同じ厚さが０．２〜０．
   ４μｍのｐ型拡散層からなるアノード層と、前記バイポ
   ーラ・ＣＭＯＳデバイスの２層で形成した厚さ３〜６μ
   ｍのエピタキシャル層と５μｍ以上の厚さのｎ型埋込層
   とからなるカソード層とで構成したことを特徴とするバ
   イポーラ・ＣＭＯＳデバイスと一体化したフォトダイオ
   ード。