JPH0391253A - 半導体装置のはんだバンプ形成方法 - Google Patents
半導体装置のはんだバンプ形成方法Info
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- JPH0391253A JPH0391253A JP22749689A JP22749689A JPH0391253A JP H0391253 A JPH0391253 A JP H0391253A JP 22749689 A JP22749689 A JP 22749689A JP 22749689 A JP22749689 A JP 22749689A JP H0391253 A JPH0391253 A JP H0391253A
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Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/3457—Solder materials or compositions; Methods of application thereof
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
本発明は、半導体装置のはんだバンプ形成方法に関し、
メタルマスクによる制約とはんだ蒸気のまわりこみによ
る影響とを解消して、はんだ接合部の疲労破壊を防止で
きる大きなはんだバンプを形成する方法を提供すること
を目的とし、 半導体基板上のはんだバンプ形成予定位置にメタライズ
層を形成する工程、上記基板上のメタライズ層が形成さ
れていない部分；＝樹脂層を形成す（２〉 る工程、上記樹脂層上に、上記はんだバンプ形成予定位
置に対応する位置に貫通孔を設けたメタルマスクを、上
記メタライズ層が形成されている上記はんだバンプ形成
予定位置と上記貫通孔とを位置合わせした状態に配置す
る工程、上記基板の上記メタルマスク配置面へはんだを
蒸着する工程、上記メタルマスクを上記樹脂層から除去
する工程、および上記樹脂層を上記基板から除去する工
程を含んで構成する。
る影響とを解消して、はんだ接合部の疲労破壊を防止で
きる大きなはんだバンプを形成する方法を提供すること
を目的とし、 半導体基板上のはんだバンプ形成予定位置にメタライズ
層を形成する工程、上記基板上のメタライズ層が形成さ
れていない部分；＝樹脂層を形成す（２〉 る工程、上記樹脂層上に、上記はんだバンプ形成予定位
置に対応する位置に貫通孔を設けたメタルマスクを、上
記メタライズ層が形成されている上記はんだバンプ形成
予定位置と上記貫通孔とを位置合わせした状態に配置す
る工程、上記基板の上記メタルマスク配置面へはんだを
蒸着する工程、上記メタルマスクを上記樹脂層から除去
する工程、および上記樹脂層を上記基板から除去する工
程を含んで構成する。
本発明は、半導体装置のはんだバンプ形成方法に関する
。
。
ＬＳＩ素子は今後ますます高集積化が進められることは
確実である。高密度、多端子のＬＳＩ素子を実装する方
法として、フリップチップ接合は高密度実装、信号の高
速伝播にとってたいへん有望な手段である。フリップチ
ップ接合を行なうた（３） めには、ＬＳＩ素子の電極パッド上にはんだバンプを形
成する必要がある。
確実である。高密度、多端子のＬＳＩ素子を実装する方
法として、フリップチップ接合は高密度実装、信号の高
速伝播にとってたいへん有望な手段である。フリップチ
ップ接合を行なうた（３） めには、ＬＳＩ素子の電極パッド上にはんだバンプを形
成する必要がある。
フリップチップ接合は裸のＬＳＩ１子を直接回路基板上
に接合するため、素子と回路基板の熱膨張差に起因する
応力がはんだ接合部に集中する。
に接合するため、素子と回路基板の熱膨張差に起因する
応力がはんだ接合部に集中する。
この応力が繰り返すと、はんだ接合部が金属疲労を起こ
し、破−壊するおそれがある。これを解決する一つの方
法として応力を緩和させるため、はんだ接合部は大きく
すると効果が大きい。
し、破−壊するおそれがある。これを解決する一つの方
法として応力を緩和させるため、はんだ接合部は大きく
すると効果が大きい。
従来のはんだバンプ形成方法として、ＬＳＩウェハ上に
メタルマスクを位置合わせし、蒸着する方法があった。
メタルマスクを位置合わせし、蒸着する方法があった。
すなわち、半導体基板上のはんだバンプ形成予定位置に
メタライズ層を形成し、はんだバンプ形成予定位置に対
応する位置に貫通孔を設けたメタルマスクを、メタライ
ズ層が形成されているはんだバンプ形成予定位置と貫通
孔とを位置合わせした状態に配置し、基板のメタルマス
ク配置面へはんだを蒸着した後、メタルマスクを基板か
ら除去する。ここで用いるメタルマスクは、コバール等
の金属板に化学エッチによって貫通孔（４） を開けたものである。はんだ量を多くするためには、厚
いメタルマスクを使用する必要があるが、化学エッチに
よる開孔過程は等方向に進行するため、その厚さと同等
の直径の貫通孔までしか開けることができない。たとえ
ばパターンがφ２０〇−のときには、厚さ２００印のメ
タルマスクが限界である。また、蒸着後、メタルマスク
を除去するには機械的に引き剥すが、はんだバンプの厚
さが１００Ｊ！ｍ程度以上になると引き剥すのに大きな
力が必要となるため、上記の例の場合で１００−程度の
蒸着膜厚までしか得ることができない。また、もうひと
つの問題として、第３図（ａ）に示すようにＬＳＩウェ
ハ１に直接にメタルマスク２を位置合わせしてホルダー
３で保持するため、下方のるつぼ４からの蒸着中にメタ
ルマスクの自重や熱膨張によってＬＳＩウェハとの間に
隙間５を生じる。
メタライズ層を形成し、はんだバンプ形成予定位置に対
応する位置に貫通孔を設けたメタルマスクを、メタライ
ズ層が形成されているはんだバンプ形成予定位置と貫通
孔とを位置合わせした状態に配置し、基板のメタルマス
ク配置面へはんだを蒸着した後、メタルマスクを基板か
ら除去する。ここで用いるメタルマスクは、コバール等
の金属板に化学エッチによって貫通孔（４） を開けたものである。はんだ量を多くするためには、厚
いメタルマスクを使用する必要があるが、化学エッチに
よる開孔過程は等方向に進行するため、その厚さと同等
の直径の貫通孔までしか開けることができない。たとえ
ばパターンがφ２０〇−のときには、厚さ２００印のメ
タルマスクが限界である。また、蒸着後、メタルマスク
を除去するには機械的に引き剥すが、はんだバンプの厚
さが１００Ｊ！ｍ程度以上になると引き剥すのに大きな
力が必要となるため、上記の例の場合で１００−程度の
蒸着膜厚までしか得ることができない。また、もうひと
つの問題として、第３図（ａ）に示すようにＬＳＩウェ
ハ１に直接にメタルマスク２を位置合わせしてホルダー
３で保持するため、下方のるつぼ４からの蒸着中にメタ
ルマスクの自重や熱膨張によってＬＳＩウェハとの間に
隙間５を生じる。
そのため、同図（ｂ）に示すように、はんだバンプ６の
形成と共にこの隙間５にはんだ蒸気がまわりこみ、はん
だ薄膜７が形成され、後のＬＳＩ素子の動作不良の原因
になる。
形成と共にこの隙間５にはんだ蒸気がまわりこみ、はん
だ薄膜７が形成され、後のＬＳＩ素子の動作不良の原因
になる。
（５）
〔発明が解決しようとする課題〕
本発明は、メタルマスクによる制約とはんだ蒸気のまわ
りこみによる影響とを解消して、はんだ接合部の疲労破
壊を防止できる大きなはんだバンプを形成する方法を提
供することを目的とする。
りこみによる影響とを解消して、はんだ接合部の疲労破
壊を防止できる大きなはんだバンプを形成する方法を提
供することを目的とする。
上記の目的は、本発明によれば、
半導体基板上のはんだバンプ形成予定位置にメタライズ
層を形成する工程、 上記基板上のメタライズ層が形成されていない部分に樹
脂層を形成する工程、 上記樹脂層上に、上記はんだバンプ形成予定位置に対応
する位置に貫通孔を設けたメタルマスクを、上記メタラ
イズ層が形成されている上記はんだバンプ形成予定位置
と上記貫通孔とを位置合わせした状態に配置する工程、 上記基板の上記メタルマスク配置面へはんだを蒸着する
工程、 上記メタルマスクを上記樹脂層から除去する工（６） 程、および 上記樹脂層を上記基板から除去する工程を含むことを特
徴とする、半導体装置のはんだバンプ形成方法によって
達成される。（以下、「第１の方法」と呼称する）。
層を形成する工程、 上記基板上のメタライズ層が形成されていない部分に樹
脂層を形成する工程、 上記樹脂層上に、上記はんだバンプ形成予定位置に対応
する位置に貫通孔を設けたメタルマスクを、上記メタラ
イズ層が形成されている上記はんだバンプ形成予定位置
と上記貫通孔とを位置合わせした状態に配置する工程、 上記基板の上記メタルマスク配置面へはんだを蒸着する
工程、 上記メタルマスクを上記樹脂層から除去する工（６） 程、および 上記樹脂層を上記基板から除去する工程を含むことを特
徴とする、半導体装置のはんだバンプ形成方法によって
達成される。（以下、「第１の方法」と呼称する）。
また、上記の目的は、本発明によれば、半導体基板上の
はんだバンプ形成予定位置にメタライズ層を形成する工
程、 上記基板上のメタライズ層が形成されていない部分に樹
脂層を形成する工程、 上記基板の上記メタライズ層および樹脂層を形成した面
へはんだを蒸着する工程、および上記樹脂層を上記基板
から除去する工程を含むことを特徴とする、半導体装置
のはんだバンプ形成方法によっても達成・される。（以
下、「第２の方法」と呼称する。） 〔作 用〕 本発明のはんだバンプ形成方法においては、ＬＳＩウェ
ハの電極パッド以外の場所に厚膜の樹（７〉 脂膜を形成し、その上にメタルマスクを位置合わせし、
またはメタルマスクを用いず樹脂膜自体をマスクとして
用い、はんだを蒸着することではんだ量の増大化がはか
れ、ＬＳＩウェハ上での直接のはんだのまわり込みによ
るはんだ薄膜の形成を防止できる。
はんだバンプ形成予定位置にメタライズ層を形成する工
程、 上記基板上のメタライズ層が形成されていない部分に樹
脂層を形成する工程、 上記基板の上記メタライズ層および樹脂層を形成した面
へはんだを蒸着する工程、および上記樹脂層を上記基板
から除去する工程を含むことを特徴とする、半導体装置
のはんだバンプ形成方法によっても達成・される。（以
下、「第２の方法」と呼称する。） 〔作 用〕 本発明のはんだバンプ形成方法においては、ＬＳＩウェ
ハの電極パッド以外の場所に厚膜の樹（７〉 脂膜を形成し、その上にメタルマスクを位置合わせし、
またはメタルマスクを用いず樹脂膜自体をマスクとして
用い、はんだを蒸着することではんだ量の増大化がはか
れ、ＬＳＩウェハ上での直接のはんだのまわり込みによ
るはんだ薄膜の形成を防止できる。
はんだ量の増大化によって、疲労破壊が防止され、より
信頼性の高いはんだ接合部が得られることになる。
信頼性の高いはんだ接合部が得られることになる。
〔実施例１〕
本発明の第１の方法に従ってはんだバンプを形成した。
模擬のシリコンチップとして、Ａｕ／Ｐｔ／Ｔｉのメタ
ライズ構造でφ２０□０μ、４００−ピッチのパターン
を描いた１０＋＋ｏＸ１０ｍｍのシリコンチップＩＯを
使用した。第１図にはんだバンプ形成工程を示す。
ライズ構造でφ２０□０μ、４００−ピッチのパターン
を描いた１０＋＋ｏＸ１０ｍｍのシリコンチップＩＯを
使用した。第１図にはんだバンプ形成工程を示す。
（第１図では、説明の便宜上、実際とは上下を逆転して
示しである。）まず、同図（ａ）に示すシリコンチップ
１０のメタライズ層１１以外の場所に選（８） 択的に、厚膜用ポリイミド〈チバガイギー製、プロピミ
ド３４８〉の膜１２〈同図（ｂ〉）をスピンコード（１
０００ｒｐｍ、 ３０秒）−プリベーク（８０℃、１５
分）−露光（８，５ｍＷ／ｃｎｆ 、３０秒〉−現像−
リンス−ポストベーク（１１０℃、２０分）という工程
により５０ｐｍの厚さで形成する。そこにシリコンチッ
プのパターンと対応する位置に貫通孔を開けたメタルマ
スク１３を位置合わせしく同図（Ｃ））、はんだとして
、矢印方向からＩｎを１５０−蒸着してはんだ層１６′
を形成した（同図（ｄ））。この際ｌトメタルマスクの
たわみによってシリコンチップとの間に隙間１４を生じ
、はんだ薄膜１５が形成されるが（同図（ｄ））、直接
シリコンチップ１０上には形成されず先に形成しておい
たポリイミド１２上に形成されるため、ポリイミドの除
去の際に一緒にはんだ薄膜も除去される。蒸着の終わっ
たシリコンチップからメタルマスクを剥がしポリイミド
の膜を洗い流して、はんだバンプ１６を形成したく同図
（ｅ〉〉。
示しである。）まず、同図（ａ）に示すシリコンチップ
１０のメタライズ層１１以外の場所に選（８） 択的に、厚膜用ポリイミド〈チバガイギー製、プロピミ
ド３４８〉の膜１２〈同図（ｂ〉）をスピンコード（１
０００ｒｐｍ、 ３０秒）−プリベーク（８０℃、１５
分）−露光（８，５ｍＷ／ｃｎｆ 、３０秒〉−現像−
リンス−ポストベーク（１１０℃、２０分）という工程
により５０ｐｍの厚さで形成する。そこにシリコンチッ
プのパターンと対応する位置に貫通孔を開けたメタルマ
スク１３を位置合わせしく同図（Ｃ））、はんだとして
、矢印方向からＩｎを１５０−蒸着してはんだ層１６′
を形成した（同図（ｄ））。この際ｌトメタルマスクの
たわみによってシリコンチップとの間に隙間１４を生じ
、はんだ薄膜１５が形成されるが（同図（ｄ））、直接
シリコンチップ１０上には形成されず先に形成しておい
たポリイミド１２上に形成されるため、ポリイミドの除
去の際に一緒にはんだ薄膜も除去される。蒸着の終わっ
たシリコンチップからメタルマスクを剥がしポリイミド
の膜を洗い流して、はんだバンプ１６を形成したく同図
（ｅ〉〉。
〔実施例２〕
本発明の第２の方法に従ってはんだバンプを形（９〉
威した。
実施例１と同様に、模擬のシリコンチップとして、Ａｕ
／Ｐｔ／Ｔｉのメタライズ構造でφ２００ハ・４００角
ピツチのパターンを描いた１０ｍｍＸＩＱｍｕｎのシリ
コンチップ２０を使用した。第２図にはんだバンプ形成
工程を示す。・（第２図も、説明の便宜上、実際とは上
下を逆転して示しである。）まず、同図（ａ）に示す上
記メタライズ構造のシリコンチップ２０のメタライズ層
にポリイミド（チバガイギー製、プロピミド３４８〉を
スピンコー） （１０００ｒｐｍ、 ３０秒〉−プリベ
ーク（８０℃、１５分）を３回繰り返し、１５０−のポ
リイミド膜２２を形成した（同図（ｂ））。次にガラス
マスク（図示せず）を用いて、８．５ｍＷ／ｃｎｆで露
光−現像−リンスを３回繰り返し、マスクとして用いる
ポリイミド膜２２′を形成しく同図（Ｃ〉）、矢印方向
からＩｎはんだを１５０印蒸着してはんだ層２６′を形
成した（同図（ｄ〉〉。最後にポリイミド膜を洗浄除去
することによりＩｎはんだバンプ２６を形成した。この
方法では、実質的なマスクであるポリイミド膜２２′
と（１０） シリコンチップ２０との間に隙間が生じないので、はん
だ薄膜も形成されない。
／Ｐｔ／Ｔｉのメタライズ構造でφ２００ハ・４００角
ピツチのパターンを描いた１０ｍｍＸＩＱｍｕｎのシリ
コンチップ２０を使用した。第２図にはんだバンプ形成
工程を示す。・（第２図も、説明の便宜上、実際とは上
下を逆転して示しである。）まず、同図（ａ）に示す上
記メタライズ構造のシリコンチップ２０のメタライズ層
にポリイミド（チバガイギー製、プロピミド３４８〉を
スピンコー） （１０００ｒｐｍ、 ３０秒〉−プリベ
ーク（８０℃、１５分）を３回繰り返し、１５０−のポ
リイミド膜２２を形成した（同図（ｂ））。次にガラス
マスク（図示せず）を用いて、８．５ｍＷ／ｃｎｆで露
光−現像−リンスを３回繰り返し、マスクとして用いる
ポリイミド膜２２′を形成しく同図（Ｃ〉）、矢印方向
からＩｎはんだを１５０印蒸着してはんだ層２６′を形
成した（同図（ｄ〉〉。最後にポリイミド膜を洗浄除去
することによりＩｎはんだバンプ２６を形成した。この
方法では、実質的なマスクであるポリイミド膜２２′
と（１０） シリコンチップ２０との間に隙間が生じないので、はん
だ薄膜も形成されない。
以上説明したように、本発明によれば、メタルマスクに
よる制約とはんだ蒸気のまわりこみによる影響とを解消
して、はんだ接合部の疲労破壊を防止できる大きなはん
だバンプを形成することができ、フリップチップ方式の
ＬＳＩ素子の信頼性を著しく高めることができる。
よる制約とはんだ蒸気のまわりこみによる影響とを解消
して、はんだ接合部の疲労破壊を防止できる大きなはん
だバンプを形成することができ、フリップチップ方式の
ＬＳＩ素子の信頼性を著しく高めることができる。
第１図は、本発明の第１の方法にしたがってはんだバン
プを形成する工程の例を示す断面図、第２図は、本発明
の第２の方法にしたがってはんだバンプを形成する工程
の例を示す断面図、および 第３図は、従来の方法ではんだバンプを形成する様子を
示す断面図である。 １・・・ＬＳＩウェハ、 ２・・・メタルマスク、３
・・・ホルダー ４・・・るつぼ、（１１） ５・・・隙間、 ６・・・はんだバンプ、７
・・・はんだ薄膜、 １０．２０・・・シリコンチッ
プ、１１・２１・・・メタライズ層、 １２ 、２２ 、２２’・・・ポリイミドの膜、１３・
・・メタルマスク、１４・・・隙間、１５・・・はんだ
薄膜、 １６．２６・・・はんだバンプ。
プを形成する工程の例を示す断面図、第２図は、本発明
の第２の方法にしたがってはんだバンプを形成する工程
の例を示す断面図、および 第３図は、従来の方法ではんだバンプを形成する様子を
示す断面図である。 １・・・ＬＳＩウェハ、 ２・・・メタルマスク、３
・・・ホルダー ４・・・るつぼ、（１１） ５・・・隙間、 ６・・・はんだバンプ、７
・・・はんだ薄膜、 １０．２０・・・シリコンチッ
プ、１１・２１・・・メタライズ層、 １２ 、２２ 、２２’・・・ポリイミドの膜、１３・
・・メタルマスク、１４・・・隙間、１５・・・はんだ
薄膜、 １６．２６・・・はんだバンプ。
Claims (1)
- 【特許請求の範囲】 １、半導体基板上のはんだバンプ形成予定位置にメタラ
イズ層を形成する工程、 上記基板上のメタライズ層が形成されていない部分に樹
脂層を形成する工程、 上記樹脂層上に、上記はんだバンプ形成予定位置に対応
する位置に貫通孔を設けたメタルマスクを、上記メタラ
イズ層が形成されている上記はんだバンプ形成予定位置
と上記貫通孔とを位置合わせした状態に配置する工程、 上記基板の上記メタルマスク配置面へはんだを蒸着する
工程、 上記メタルマスクを上記樹脂層から除去する工程、およ
び 上記樹脂層を上記基板から除去する工程 を含むことを特徴とする、半導体装置のはんだバンプ形
成方法。 ２、半導体基板上のはんだバンプ形成予定位置にメタラ
イズ層を形成する工程、 上記基板上のメタライズ層が形成されていない部分に樹
脂層を形成する工程、 上記基板の上記メタライズ層および樹脂層を形成した面
へはんだを蒸着する工程、および 上記樹脂層を上記基板から除去する工程 を含むことを特徴とする、半導体装置のはんだバンプ形
成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22749689A JPH0391253A (ja) | 1989-09-04 | 1989-09-04 | 半導体装置のはんだバンプ形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22749689A JPH0391253A (ja) | 1989-09-04 | 1989-09-04 | 半導体装置のはんだバンプ形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0391253A true JPH0391253A (ja) | 1991-04-16 |
Family
ID=16861800
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22749689A Pending JPH0391253A (ja) | 1989-09-04 | 1989-09-04 | 半導体装置のはんだバンプ形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0391253A (ja) |
-
1989
- 1989-09-04 JP JP22749689A patent/JPH0391253A/ja active Pending
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