JPH0391248A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78633—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device with a light shield
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、遮光膜を備えた薄膜トランジスタの製造方法
に関するものである。
に関するものである。
例えばＴＰＴアクティブマトリックス型液晶表示素子の
画素電極選択用薄膜トランジスタ等、光にさらされる条
件下で使用される薄膜トランジスタでは、半導体層に光
が当ってトランジスタにリーク電流を発生させるのを防
ぐために、前記半導体層のゲート電極と対向しない側に
遮光膜を設けている。
画素電極選択用薄膜トランジスタ等、光にさらされる条
件下で使用される薄膜トランジスタでは、半導体層に光
が当ってトランジスタにリーク電流を発生させるのを防
ぐために、前記半導体層のゲート電極と対向しない側に
遮光膜を設けている。
このような遮光膜を備えた薄膜トランジスタは、従来、
次のような方法で製造されている。
次のような方法で製造されている。
第２図はＴＰＴアクティブマトリックス型液晶表示素子
用ＴＰＴパネルに形成される画素電極選択用薄膜トラン
ジスタを製造する従来の製造工程を示している。なお、
この薄膜トランジスタは逆スタガー型のものである。
用ＴＰＴパネルに形成される画素電極選択用薄膜トラン
ジスタを製造する従来の製造工程を示している。なお、
この薄膜トランジスタは逆スタガー型のものである。
この薄膜トランジスタの製造方法を説明すると、まず第
２図（ａ）に示すように、ガラス等からなる透明基板１
の上にクロム等からなる金属膜を堆積させこれをフォト
リソグラフィ法によりパターニングする方法でゲート電
極２を形成した後、その上に基板１全面にわたって、窒
化シリコン（Ｓｔ Ｎ）からなる透明なゲート絶縁膜３
と、ｉ型アモルファス・シリコン（ｉ−ａ−５ｉ）から
なる半導体層４と、ｎ型不純物をドープしたアモルファ
ス・シリコン（ｎ”−ａ−８ｉ）からなるｎ型半導体層
５と、ソース、ドレイン電極となるクロム等の金属膜６
とを順次堆積させる。
２図（ａ）に示すように、ガラス等からなる透明基板１
の上にクロム等からなる金属膜を堆積させこれをフォト
リソグラフィ法によりパターニングする方法でゲート電
極２を形成した後、その上に基板１全面にわたって、窒
化シリコン（Ｓｔ Ｎ）からなる透明なゲート絶縁膜３
と、ｉ型アモルファス・シリコン（ｉ−ａ−５ｉ）から
なる半導体層４と、ｎ型不純物をドープしたアモルファ
ス・シリコン（ｎ”−ａ−８ｉ）からなるｎ型半導体層
５と、ソース、ドレイン電極となるクロム等の金属膜６
とを順次堆積させる。
次に第２図（ｂ）に示すように、上記金属膜６をフォト
リソグラフィ法によりパターニングしてソース電極６ａ
およびドレイン電極６ｂを形成するとともに、続いてそ
の下のｎ型半導体層５をソース、ドレイン電極６ａ、６
ｂの形状にパターニングする。
リソグラフィ法によりパターニングしてソース電極６ａ
およびドレイン電極６ｂを形成するとともに、続いてそ
の下のｎ型半導体層５をソース、ドレイン電極６ａ、６
ｂの形状にパターニングする。
次に第２図（ｃ）に示すように、上記半導体層４をフォ
トリソグラフィ法によりトランジスタ素子形状にパター
ニングして薄膜トランジスタの素子部分を完成する。
トリソグラフィ法によりトランジスタ素子形状にパター
ニングして薄膜トランジスタの素子部分を完成する。
次に第２図（ｄ）に示すように、上記ゲート絶縁膜３の
上に、ＩＴＯ等からなる透明画素電極１０をその一端部
を上記ソース電極６ａに重ねて形成する。
上に、ＩＴＯ等からなる透明画素電極１０をその一端部
を上記ソース電極６ａに重ねて形成する。
次に第２図（ｅ）に示すように、基板１全面にわたって
、窒化シリコンからなる透明な上部絶縁膜７と、クロム
等の金属からなる遮光膜８を順次堆積させ、この後上記
遮光膜８をフォトリングラフィ法により半導体層４のチ
ャンネル領域（ソス、ドレイン電極６ａ、６ｂ間の部分
）を覆う所定の形状にパターニングして、遮光膜８を備
えた薄膜トランジスタを完成する。
、窒化シリコンからなる透明な上部絶縁膜７と、クロム
等の金属からなる遮光膜８を順次堆積させ、この後上記
遮光膜８をフォトリングラフィ法により半導体層４のチ
ャンネル領域（ソス、ドレイン電極６ａ、６ｂ間の部分
）を覆う所定の形状にパターニングして、遮光膜８を備
えた薄膜トランジスタを完成する。
なお、薄膜トランジスタには、半導体層４とソース、ド
レイン電極６ａ、６ｂとの間にｎ型半導体層５を設けて
いないものもあり、このトランジスタを製造する場合は
、上記ｎ型半導体層５の形成工程は不要となる。
レイン電極６ａ、６ｂとの間にｎ型半導体層５を設けて
いないものもあり、このトランジスタを製造する場合は
、上記ｎ型半導体層５の形成工程は不要となる。
しかしながら、上記従来の製造方法では、上記遮光膜８
を、薄膜トランジスタの素子部分を完成した後に、その
上に上部絶縁膜７と遮光膜８を形成しているため、薄膜
トランジスタを製造するのに、ゲート電極２のパターニ
ングと、ソース、ドレイン電極６ａ、６ｂのパターニン
グと、半導体層４のパターニングと、遮光膜８のパター
ニングとの４回のパターニングを行なわなければならず
、したがって、パターニング工程数が多くてコスト高と
なるし、また、パターニング工程数が多いということは
、パターニング工程時のマスク合わせ誤差等の発生率を
高くすることにつながるために、製造歩留を悪くする原
因ともなっていた。
を、薄膜トランジスタの素子部分を完成した後に、その
上に上部絶縁膜７と遮光膜８を形成しているため、薄膜
トランジスタを製造するのに、ゲート電極２のパターニ
ングと、ソース、ドレイン電極６ａ、６ｂのパターニン
グと、半導体層４のパターニングと、遮光膜８のパター
ニングとの４回のパターニングを行なわなければならず
、したがって、パターニング工程数が多くてコスト高と
なるし、また、パターニング工程数が多いということは
、パターニング工程時のマスク合わせ誤差等の発生率を
高くすることにつながるために、製造歩留を悪くする原
因ともなっていた。
本発明は上記のような実情にかんがみてなされたもので
あって、その目的とするところは、遮光膜を備えた薄膜
トランジスタを、少ないパターニング工程数で低コスト
にかつ歩留よく製造することができる薄膜トランジスタ
の製造方法を提供することにある。
あって、その目的とするところは、遮光膜を備えた薄膜
トランジスタを、少ないパターニング工程数で低コスト
にかつ歩留よく製造することができる薄膜トランジスタ
の製造方法を提供することにある。
本発明の薄膜トランジスタの製造方法は、基板上にゲー
ト電極を形成した後、その上にゲート絶縁膜と半導体層
と金属膜とを順次堆積させ、前記金属膜をパターニング
してソース、ドレイン電極を形成した後、その上に上部
絶縁膜と遮光膜とを順次堆積させて、この遮光膜と上部
絶縁膜とを同一形状にパターニングするとともに前記半
導体層を前記ソース、ドレイン電極をマスクとしてトラ
ンジスタ素子形状にパターニングすることを特徴とする
ものである。
ト電極を形成した後、その上にゲート絶縁膜と半導体層
と金属膜とを順次堆積させ、前記金属膜をパターニング
してソース、ドレイン電極を形成した後、その上に上部
絶縁膜と遮光膜とを順次堆積させて、この遮光膜と上部
絶縁膜とを同一形状にパターニングするとともに前記半
導体層を前記ソース、ドレイン電極をマスクとしてトラ
ンジスタ素子形状にパターニングすることを特徴とする
ものである。
すなわち、本発明は、半導体層のパターニングを行なう
前に上部絶縁膜と遮光膜とを堆積させ、この遮光膜とそ
の下の上部絶縁膜とを同一形状にパターニングするとと
もに、このパターニングにより露出した半導体層をソー
ス、ドレイン電極をマスクとしてトランジスタ素子形状
にパターニングするようにしたものであり、この製造方
法によれば、遮光膜のパターニング時に半導体層もパタ
ニングすることができるから、遮光膜を備えた薄膜トラ
ンジスタを、少ないパターニング工程数で低コストにか
つ歩留よく製造することができる。
前に上部絶縁膜と遮光膜とを堆積させ、この遮光膜とそ
の下の上部絶縁膜とを同一形状にパターニングするとと
もに、このパターニングにより露出した半導体層をソー
ス、ドレイン電極をマスクとしてトランジスタ素子形状
にパターニングするようにしたものであり、この製造方
法によれば、遮光膜のパターニング時に半導体層もパタ
ニングすることができるから、遮光膜を備えた薄膜トラ
ンジスタを、少ないパターニング工程数で低コストにか
つ歩留よく製造することができる。
〔実施例〕
以下、本発明の一実施例を、ＴＰＴアクティブマトリッ
クス型液晶表示素子用ＴＰＴパネルに形成される画素電
極選択用薄膜トランジスタの製造について第１図を参照
し説明する。
クス型液晶表示素子用ＴＰＴパネルに形成される画素電
極選択用薄膜トランジスタの製造について第１図を参照
し説明する。
まず、第１図（ａ）に示すように、ガラス等からなる透
明基板１１の上にクロム等からなる金属膜をスパッタリ
グ法等により１０００大の厚さに堆積させこれをフォト
リソグラフィ法によりパターニングする方法でゲート電
極１２を形成した後、その上に基板１１全面にわたって
、窒化シリコン（Ｓｔ Ｎ）からなる透明なゲート絶縁
膜１３と、ｉ型アモルファス・シリコン（ｉ−ａ−８ｔ
）からなる半導体層１４と、ｎ型不純物をドープしたア
モルファス・シリコン（ｎ” −ａ＝ｓｉ ）からなる
ｎ型半導体層１５と、ソース、ドレイン電極となるクロ
ム等の金属膜１６とをプラズマＣＶＤ法により連続して
順次堆積させる。なお、ゲート絶縁膜１３は３０００Å
、半導体層１４は１５００λ、ｎ型半導体層１５は２５
０入、金属膜１６は１０００大の厚さに堆積させる。
明基板１１の上にクロム等からなる金属膜をスパッタリ
グ法等により１０００大の厚さに堆積させこれをフォト
リソグラフィ法によりパターニングする方法でゲート電
極１２を形成した後、その上に基板１１全面にわたって
、窒化シリコン（Ｓｔ Ｎ）からなる透明なゲート絶縁
膜１３と、ｉ型アモルファス・シリコン（ｉ−ａ−８ｔ
）からなる半導体層１４と、ｎ型不純物をドープしたア
モルファス・シリコン（ｎ” −ａ＝ｓｉ ）からなる
ｎ型半導体層１５と、ソース、ドレイン電極となるクロ
ム等の金属膜１６とをプラズマＣＶＤ法により連続して
順次堆積させる。なお、ゲート絶縁膜１３は３０００Å
、半導体層１４は１５００λ、ｎ型半導体層１５は２５
０入、金属膜１６は１０００大の厚さに堆積させる。
次に第１図（ｂ）に示すように、上記金属膜１６をフォ
トリソグラフィ法によりパターニングしてソース電極１
６ａおよびドレイン電極１６ｂを形成するとともに、続
いてその下のｎ型半導体層５をソース、ドレイン電極１
６ａ、１５ｂの形状にパターニングする。
トリソグラフィ法によりパターニングしてソース電極１
６ａおよびドレイン電極１６ｂを形成するとともに、続
いてその下のｎ型半導体層５をソース、ドレイン電極１
６ａ、１５ｂの形状にパターニングする。
次に第１図（ｃ）に示すように、基板１全面にわたって
、窒化シリコンからなる上部絶縁膜１７をプラズマＣＶ
Ｄ法によりｅｏｏｏλの厚さに堆積させ、続いてその上
にクロム等の金属からなる遮光、膜１８をスパッリグ法
等により１０００大の厚さに堆積させる。
、窒化シリコンからなる上部絶縁膜１７をプラズマＣＶ
Ｄ法によりｅｏｏｏλの厚さに堆積させ、続いてその上
にクロム等の金属からなる遮光、膜１８をスパッリグ法
等により１０００大の厚さに堆積させる。
次に第１図（ｄ）に示すように、上記遮光膜１８とその
下の上部絶縁膜１７をフォトリソグラフィ法により半導
体層１４のチャンネル領域（ソース、ドレイン電極１６
ａ、１６ｂ間の部分）を覆う所定の形状にパターニング
するとともに、遮光膜１８上のレジストマスク（図示せ
ず）を残したまま、上記遮光膜１８および上部絶縁膜１
７のパターニングにより露出された半導体層１４を、上
記レジストマスクとソース、ドレイン電極１６ａ、１６
ｂの上部絶縁膜１７から突出している部分とをエツチン
グマスクとしてエツチングし、この半導体層１４をトラ
ンジスタ素子形状にパタニングして、遮光膜１８を備え
た薄膜トランジスタを完成する。この場合、上記遮光膜
１８と上部絶縁膜１７と半導体層１４のパターニングは
、エツチング条件を変えながら連続して行なう。
下の上部絶縁膜１７をフォトリソグラフィ法により半導
体層１４のチャンネル領域（ソース、ドレイン電極１６
ａ、１６ｂ間の部分）を覆う所定の形状にパターニング
するとともに、遮光膜１８上のレジストマスク（図示せ
ず）を残したまま、上記遮光膜１８および上部絶縁膜１
７のパターニングにより露出された半導体層１４を、上
記レジストマスクとソース、ドレイン電極１６ａ、１６
ｂの上部絶縁膜１７から突出している部分とをエツチン
グマスクとしてエツチングし、この半導体層１４をトラ
ンジスタ素子形状にパタニングして、遮光膜１８を備え
た薄膜トランジスタを完成する。この場合、上記遮光膜
１８と上部絶縁膜１７と半導体層１４のパターニングは
、エツチング条件を変えながら連続して行なう。
この後は、第１１Ｖ （ｅ）に示すように、上記ゲート
絶縁膜１３の上に、ＩＴＯ等からなる透明画素電極２０
をその一端部を上記ソース電極１６ａに重ねて形成して
、ＴＰＴパネルを完惑する。
絶縁膜１３の上に、ＩＴＯ等からなる透明画素電極２０
をその一端部を上記ソース電極１６ａに重ねて形成して
、ＴＰＴパネルを完惑する。
しかして、この製造方法では、半導□体層１４のパター
ニングを行なう前に上部絶縁膜１７と遮光膜１８とを堆
積させ、この遮光膜１８とその下の上部絶縁膜１７とを
同一形状にパターニングするとともに、このパターニン
グにより露出した半導体層１４をソース、ドレイン電極
１６ａ、１６ｂをマスクとしてトランジスタ素子形状に
パターニングしているから、この製造方法によれば、遮
光膜１８のパターニング時に半導体層１４を同時にパタ
ーニングすることができる。そして、この製造方法によ
れば、薄膜トランジスタを製造するのに必要なパターニ
ング工程数は、ゲート電極１２のパターニングと、ソー
ス、ドレイン電極１６ａ。
ニングを行なう前に上部絶縁膜１７と遮光膜１８とを堆
積させ、この遮光膜１８とその下の上部絶縁膜１７とを
同一形状にパターニングするとともに、このパターニン
グにより露出した半導体層１４をソース、ドレイン電極
１６ａ、１６ｂをマスクとしてトランジスタ素子形状に
パターニングしているから、この製造方法によれば、遮
光膜１８のパターニング時に半導体層１４を同時にパタ
ーニングすることができる。そして、この製造方法によ
れば、薄膜トランジスタを製造するのに必要なパターニ
ング工程数は、ゲート電極１２のパターニングと、ソー
ス、ドレイン電極１６ａ。
１６ｂのパターニングと、遮光膜１８および上部絶縁膜
１７と半導体層１４の同時パターニングとの３回でよく
、したがって、遮光膜１８を備えた薄膜トランジスタを
、少ないパターニング工程数で低コストに製造すること
ができるし、またパターニング工程数を少なくした分だ
けパターニング工程時のプスク合わせ誤差等の発生率が
低くなる、１ から、製造歩留も向上させることができる。
１７と半導体層１４の同時パターニングとの３回でよく
、したがって、遮光膜１８を備えた薄膜トランジスタを
、少ないパターニング工程数で低コストに製造すること
ができるし、またパターニング工程数を少なくした分だ
けパターニング工程時のプスク合わせ誤差等の発生率が
低くなる、１ から、製造歩留も向上させることができる。
なお、上記実施例では、半導体層４の上にｎ型半導体層
１５を介してソース、ドレイン電極１６ａ、１６ｂを形
成しているが、上記ｎ型半導体層１５は必ずしも必要で
はなく、このｎ型半導体層１５をなくす場合は、上記ｎ
型半導体層１５の形成工程は不要となる。また上記実施
例では、ＴＰＴアクティブマトリックス型液晶表示素子
用ＴＰＴパネルに形成される画素電極選択用薄膜トラン
ジスタの製造について説明したが、本発明は、半導体層
の上に上部絶縁膜を介して遮光膜を設けた薄膜トランジ
スタの全てに適用できるものであ０ る。
１５を介してソース、ドレイン電極１６ａ、１６ｂを形
成しているが、上記ｎ型半導体層１５は必ずしも必要で
はなく、このｎ型半導体層１５をなくす場合は、上記ｎ
型半導体層１５の形成工程は不要となる。また上記実施
例では、ＴＰＴアクティブマトリックス型液晶表示素子
用ＴＰＴパネルに形成される画素電極選択用薄膜トラン
ジスタの製造について説明したが、本発明は、半導体層
の上に上部絶縁膜を介して遮光膜を設けた薄膜トランジ
スタの全てに適用できるものであ０ る。
本発明の薄膜トランジスタの製造方法は、基板上にゲー
ト電極を形成した後、その上にゲート絶縁膜と半導体層
と金属膜とを順次堆積させ、前記金属膜をパターニング
してソース、ドレイン電極を形成した後、その上に上部
絶縁膜と遮光膜とを順次堆積させて、この遮光膜と上部
絶縁膜とを同一形状にパターニングするとともに前記半
導体層を前記ソース、ドレイン電極をマスクとしてトラ
ンジスタ素子形状にパターニングするものであるから、
遮光膜を備えた薄膜トランジスタを、少ないパターニン
グ工程数で低コストにかつ歩留よく製造することができ
る。
ト電極を形成した後、その上にゲート絶縁膜と半導体層
と金属膜とを順次堆積させ、前記金属膜をパターニング
してソース、ドレイン電極を形成した後、その上に上部
絶縁膜と遮光膜とを順次堆積させて、この遮光膜と上部
絶縁膜とを同一形状にパターニングするとともに前記半
導体層を前記ソース、ドレイン電極をマスクとしてトラ
ンジスタ素子形状にパターニングするものであるから、
遮光膜を備えた薄膜トランジスタを、少ないパターニン
グ工程数で低コストにかつ歩留よく製造することができ
る。
第１図は本発明の一実施例を示す薄膜トランジスタの製
造工程図、第２図は従来の薄膜トランジスタの製造工程
図である。 １１・・・基板、１２・・・ゲート電極、１３・・・ゲ
ート絶縁膜、１４・・・半導体層、１５・・・ｎ型半導
体層、１ ６・・・金属膜、 ａ・・・ソース電極、 ｂ ・・・ ド レイン電極、 ７・・・上部絶縁膜、 ８・・・遮光膜、 ２０・・・画素電極。
造工程図、第２図は従来の薄膜トランジスタの製造工程
図である。 １１・・・基板、１２・・・ゲート電極、１３・・・ゲ
ート絶縁膜、１４・・・半導体層、１５・・・ｎ型半導
体層、１ ６・・・金属膜、 ａ・・・ソース電極、 ｂ ・・・ ド レイン電極、 ７・・・上部絶縁膜、 ８・・・遮光膜、 ２０・・・画素電極。
Claims (1)
- 遮光膜を備えた薄膜トランジスタの製造方法であって、
基板上にゲート電極を形成した後、その上にゲート絶縁
膜と半導体層と金属膜とを順次堆積させ、前記金属膜を
パターニングしてソース、ドレイン電極を形成した後、
その上に上部絶縁膜と遮光膜とを順次堆積させて、この
遮光膜と上部絶縁膜とを同一形状にパターニングすると
ともに前記半導体層を前記ソース、ドレイン電極をマス
クとしてトランジスタ素子形状にパターニングすること
を特徴とする薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22740589A JP2782829B2 (ja) | 1989-09-04 | 1989-09-04 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22740589A JP2782829B2 (ja) | 1989-09-04 | 1989-09-04 | 薄膜トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0391248A true JPH0391248A (ja) | 1991-04-16 |
| JP2782829B2 JP2782829B2 (ja) | 1998-08-06 |
Family
ID=16860318
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22740589A Expired - Lifetime JP2782829B2 (ja) | 1989-09-04 | 1989-09-04 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2782829B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10107293A (ja) * | 1996-10-02 | 1998-04-24 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法および電子装置 |
-
1989
- 1989-09-04 JP JP22740589A patent/JP2782829B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10107293A (ja) * | 1996-10-02 | 1998-04-24 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法および電子装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2782829B2 (ja) | 1998-08-06 |
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