JPH0385636U - - Google Patents

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JPH0385636U
JPH0385636U JP14666189U JP14666189U JPH0385636U JP H0385636 U JPH0385636 U JP H0385636U JP 14666189 U JP14666189 U JP 14666189U JP 14666189 U JP14666189 U JP 14666189U JP H0385636 U JPH0385636 U JP H0385636U
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JP
Japan
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bonding
pattern
integrated circuit
circuit chip
semiconductor device
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JP14666189U
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    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors

Landscapes

  • Die Bonding (AREA)

Description

【図面の簡単な説明】
第1図は本考案を施した半導体装置の一実施例
を示す平面図、第2図は従来技術におけるダイボ
ンデイング法により実装された半導体装置の構造
を示す断面図、第3図は第2図における半導体装
置の構成を示す平面図である。 1……フイルムキヤリアテープ、2……ボンデ
イングパターン、3……金属ワイヤ、4……IC
チツプ、5……封止樹脂、6……ダイボンド剤、
7……ダイボンド用ベタパターン、8……ボンデ
イングパターン、9……ダイボンド用ベタパター
ン、10……ベタパターン用ボンデイングパター
ン。

Claims (1)

  1. 【実用新案登録請求の範囲】 (1) 集積回路チツプを接続する導体パターンを
    有し、さらに、該導体パターンとして、上記集積
    回路チツプの各端子と金属ワイヤにより接続され
    るボンデイングパターンと、該ボンデイングパタ
    ーンと一体で、かつ、その終端が、上記集積回路
    チツプの接着面積とほぼ等しい面積を持つダイボ
    ンド用ベタパターンとを有し、上記集積回路チツ
    プを該ダイボンド用ベタパターン上にボンデイン
    グ接着する回路基体において、上記ダイボンド用
    ベタパターンを、上記集積回路チツプとの接着部
    分と、上記ボンデイングパターン部分とに分離し
    た構成とすることを特徴とする回路基体。 (2) 請求項1に記載の回路基体を用いた半導体
    装置において、分離された上記集積回路チツプと
    の接着部分と上記ボンデイングパターン部分とを
    、上記集積回路チツプを上記回路基体に接着する
    接着材により電気接続して構成することを特徴と
    する半導体装置。
JP14666189U 1989-12-20 1989-12-20 Pending JPH0385636U (ja)

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JPH0385636U true JPH0385636U (ja) 1991-08-29

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JP14666189U Pending JPH0385636U (ja) 1989-12-20 1989-12-20

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