JPH0379863B2 - - Google Patents

Info

Publication number
JPH0379863B2
JPH0379863B2 JP2831582A JP2831582A JPH0379863B2 JP H0379863 B2 JPH0379863 B2 JP H0379863B2 JP 2831582 A JP2831582 A JP 2831582A JP 2831582 A JP2831582 A JP 2831582A JP H0379863 B2 JPH0379863 B2 JP H0379863B2
Authority
JP
Japan
Prior art keywords
film
plating
pattern
etching
wiring
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
JP2831582A
Other languages
English (en)
Other versions
JPS58145147A (ja
Inventor
Yasuo Iida
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
Nippon Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nippon Electric Co Ltd filed Critical Nippon Electric Co Ltd
Priority to JP2831582A priority Critical patent/JPS58145147A/ja
Publication of JPS58145147A publication Critical patent/JPS58145147A/ja
Publication of JPH0379863B2 publication Critical patent/JPH0379863B2/ja
Granted legal-status Critical Current

Links

Landscapes

  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

【発明の詳細な説明】 本発明は半導体装置の製造方法に係り、特に金
属配線形成方法に関する。
近年、半導体装置の大規模化及び高速化に対す
る要求はきわめて著しい。半導体装置の大規模化
は、しばしば微細パターンの利用による高密度化
で達成されるが、それに伴い金属配線も微細化さ
れるため抵抗が増加、高速化の障害になつてい
る。又、高速化のためには金属配線のもつ浮遊容
量の積極的低減も重要である。この目的のため、
きのこ形状の配線が提案されたが、有効な製造方
法がない事が問題であつた。
例えば、第1図は、従来の選択メツキ法を用い
て製造した半導体装置の断面図である。同図にお
いて、半導体装置101の上にレジスト102が
形成され、必要なところに部分的に開孔し、次に
メツキを行い金属メツキパターン103を形成す
る。ところで、この方法では、容量結合なく低抗
を下げるためのきのこ形状のかさの上部分を形成
する重要な工程が、マスクなしの過剰メツキ現象
によつているため、きわせて制御性が悪く、所望
の配線を得ることが困難である。
また、第2図は感度の高いポジ型レジスト20
3を感度の低いポジ型レジスト202上に堆積し
た形状の抜き部分を形成し、ここにリフトオフ法
で金属パターンを形成する(図示していない)方
法を示す断面図であるが、この方法も寸法制御上
重要な第1層のレジスト202の露光を、上の第
2層レジスト203を通して行うため回折等によ
る障害が生じ、精度よく形成しにくいという問題
があつた。又、この方法では、リフトオフ特有の
下地膜への付着力の弱さも問題であつた。
本発明の目的は、低抵抗でかつ半導体基板等と
の容量結合の小さい特にきのこ形状の配線を制御
性よく形成することのできる半導体装置の製造方
法を提供することにある。
本発明は、半導体基板上にきのこ形状の金属配
線を形成する工程を備えた半導体装置の製造方法
において、前記きのこ形状の金属配線のうち上部
は等方性エツチングにより形成したパターンか
ら、下部は異方性エツチングにより形成したパタ
ーンから製造することを特徴とする半導体装置の
製造方法にある。
以下、本発明を図面を参照しながら詳細に説明
する。
第3図乃至第8図は本発明の一実施例の製造方
法を順次説明する半導体装置の断面図である。
まず、第3図において、MOSデバイス製造工
程でコンタクトホールのエツチングまでは従来の
方法により製作し、続いて全面にメツキのための
電導性膜例えば膜厚がそれぞれ300Å程度のMo
と金とからなるメツキ下地膜301を順次、蒸着
又はスパツタ法により堆積する。続いて、第4図
に示すごとく、厚さ約0.5μm乃至5μmの有機下地
膜401例えばポリイミドを塗布し、不活性ガス
雰囲気でプリベークする。続いて、金属酸化膜例
えばSiO2を膜厚約0.03μm乃至0.3μmで蒸着法等に
より堆積し中間マスク用酸化膜402を形成す
る。そして、その上層にレジスト403を塗布す
る。このレジスト403を電子線,X線,紫外線
等のエネルギー線を用いて選択感応させてパター
ン化し、これをマスクに中間マスク用酸化膜40
2を選択エツチングし、中間マスクパターン50
1を得る。下地面の段差が下の有機下地膜401
により平坦化されているため、レジスト403を
薄くでき、パターン精度が高くでき、また中間マ
スク酸化膜402が薄いため、エツチングしやす
く、第5図に示すように中間マスクパターン50
1の加工精度はきわめて高い。
続いて、この中間マスクパターン501を用い
て、バレル型プラズマ灰化装置により下地膜40
1を第6図に示したごとく所望の深さまでエツチ
ングする。バレル型装置を用いる場合、エツチン
グはほぼ完全に等方的に進むので、中間マスクが
リフトアツプされない条件即ち有機下地膜401
の上部の横幅の長さが0.5μm以上のこる条件を考
慮し、その有機下地膜の厚さを決定することが望
ましい。
ついで、エツチングを酸素を用いたミリング
や、反応性スパツタ法等の異方性エツチングにか
え、有機下地膜401を、第7図に示したごと
く、メツキ下地膜301があらわれるまでエツチ
ングする。ここでは、異方性エツチングを用いて
いるため、メツキ下地の露出している部分のパタ
ーンは正確に中間マスクパターンの形状どうりと
なる。
ついで、基板をメツキ等の金属メツキ液に浸漬
し、メツキを行うと、金メツキは有機下地膜パタ
ーンどうりにメツキされるので、所望厚さにメツ
キ後、有機下地膜を溶解除去し、さらにメツキ下
地層で不用になつた部分を、メツキパターンをマ
スクにエツチングすると、第8図に示すごとく、
金属配線として必要充分なコンタクト面積で電気
的接触をとり、かつ上部で拡がることにより、浮
遊容量を増加させることなく、抵抗をさげた理想
的な配線801が制御性よく形成できる。
以上の本発明の実施例の製造方法を換言する
と、半導体装置に半導体回路素子機能を形成する
工程と、CVD法等により層間絶縁膜を形成する
工程と、前記層間絶縁膜に写真蝕刻技術によりス
ルホールを形成する工程と、スルホールを設けた
前記層間絶縁膜上に、付着性の高い金属例えばチ
タンTi又はクロムCr等を膜厚約50Å及至100Å堆
積する工程と、前記膜上にメツキ下地金属例えば
金Au又は白金Pt等を膜厚約100Å乃至500Å堆積
する工程と、前記膜上に有機膜を約0.5μm乃至
5μm堆積する工程と、前記有機膜上に膜厚約
0.05μm乃至0.2μmの酸素プラズマに耐するエツチ
ング速度の遅い材料例えばシリコン等の酸化物を
堆積する工程と、前記酸化物を写真蝕刻技術によ
り所望の配線パターンと相補の形状にエツチング
する工程と、該酸化物パターンをマスクにバレル
型酸素プラズマエツチングにより、前記有機膜を
前記マスクパターンがとれない程度で、かつ残膜
の厚さが約0.1μm以上あるように等方的にエツチ
ング(等方性エツチング)する工程と、残りの有
機膜をイオンミリングや反応性スパツタエツチン
グ等の異方的エツチング(異方性エツチング)に
より、酸化物マスクでエツチングし、前記メツキ
下地膜を露出する工程と、メツキ下地膜を陰極と
してメツキ金属例えばAuやPt等の金属を有機膜
のエツチング部分をきのこ形状に埋めるようにメ
ツキする工程と、酸化物マスク、有機膜及びメツ
キパターン間の不用になつたメツキ下地金属及び
その下の付着強化のための金属層を蝕刻除去する
工程とを有することを特徴としている。
本発明の製造方法の利点を列挙すれば、次のよ
うになる。すなわち、 第1の利点としては、有機膜のエツチングでき
のこ形状のかさの部分(上部)を作る際に、精度
の高い等方性エツチング法であるプラズマエツチ
ングを用いているため、所望の精度が得られやす
いことである。
第二の利点としては、有機膜のエツチングでき
のこ形状の柄の部分(下部)を作る際に、精度の
高い異方性エツチング法であるイオンミリング又
は反応性スパツタリングを用いているため、所望
の配線精度が得られることである。
第三の利点としては、メツキ法を用いているた
め有機膜に精度よく形成されたきのこ形状の空間
部を忠実に埋めるように配線を形成できることで
ある。
第四の利点としては、厚い有機膜により平坦化
した上でパターン露光を行うため、高い露光精度
が得られることである。
尚本発明でいうきのこ形状においては、要する
に上部の径が下部の径よりも大きくなつている形
状が好ましく、特定の形を限定したものではな
い。
【図面の簡単な説明】
第1図は従来の低抵抗配線形成方法の一例とし
て膜厚制御性のよくない過剰メツキによる方法を
説明するための断面図、第2図は従来の別な一例
である二層レジストを用いたレジストパターン制
御性のよくない方法を説明するための断面図、第
3図乃至第8図は本発明の一実施例の低抵抗配線
の形成方法を工程順に説明するための断面図であ
る。 尚図において、101……半導体基板、102
……レジスト、103……金属メツキパターン、
202……低感度レジスト、203……高感度レ
ジスト、301……メツキ下地膜、401……有
機下地膜、402……中間マスク用酸化膜、40
3……レジスト、501……中間マスクパター
ン、801……配線。

Claims (1)

  1. 【特許請求の範囲】 1 半導体基板上にきのこ形状の金属配線を形成
    する工程を備えた半導体装置の製造方法におい
    て、 前記きのこ形状の金属配線のうち上部は等方性
    エツチングにより形成したパターンから、下部は
    異方性エツチングにより形成したパターンから製
    造することを特徴とする半導体装置の製造方法。
JP2831582A 1982-02-24 1982-02-24 半導体装置の製造方法 Granted JPS58145147A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2831582A JPS58145147A (ja) 1982-02-24 1982-02-24 半導体装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2831582A JPS58145147A (ja) 1982-02-24 1982-02-24 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JPS58145147A JPS58145147A (ja) 1983-08-29
JPH0379863B2 true JPH0379863B2 (ja) 1991-12-20

Family

ID=12245175

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2831582A Granted JPS58145147A (ja) 1982-02-24 1982-02-24 半導体装置の製造方法

Country Status (1)

Country Link
JP (1) JPS58145147A (ja)

Also Published As

Publication number Publication date
JPS58145147A (ja) 1983-08-29

Similar Documents

Publication Publication Date Title
JPH0476496B2 (ja)
JP2606900B2 (ja) パターン形成方法
JP2890538B2 (ja) 半導体装置
US4902646A (en) MESFET process employing dummy electrodes and resist reflow
JPH0379863B2 (ja)
JP2738682B2 (ja) 配線形成方法
JPH02172261A (ja) 半導体装置の製造方法
JPH0918117A (ja) 導電体層形成方法
JP3349001B2 (ja) 金属膜の形成方法
JP2699498B2 (ja) 半導体装置の製造方法
JP2753098B2 (ja) 半導体装置の製造方法
JPH0117253B2 (ja)
JPH023926A (ja) 配線の形成方法
JP2872298B2 (ja) 半導体装置の製造方法
JPH04303943A (ja) 半導体装置の製造方法
JP2745913B2 (ja) めっき配線の製造方法
JPH0679156B2 (ja) ガラスマスクの製造方法
JPH03142466A (ja) 半導体装置の製造方法及びそれに用いられるマスク
JPS59213131A (ja) X線露光用マスクの製造方法
JPH06232337A (ja) 半導体装置におけるコンデンサの形成方法
JPS628030B2 (ja)
JP2809274B2 (ja) 半導体装置の製造方法
JPS6325506B2 (ja)
JPH0567611A (ja) 半導体装置及びその製造方法
JPH01194334A (ja) 半導体集積回路の製造方法