JPH0379029A - 多結晶シリコン膜のパターン形成法 - Google Patents
多結晶シリコン膜のパターン形成法Info
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- JPH0379029A JPH0379029A JP21651489A JP21651489A JPH0379029A JP H0379029 A JPH0379029 A JP H0379029A JP 21651489 A JP21651489 A JP 21651489A JP 21651489 A JP21651489 A JP 21651489A JP H0379029 A JPH0379029 A JP H0379029A
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- polycrystalline silicon
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は多結晶シリコンのパターン形成方法に関し、特
に多結晶シリコン膜の側壁サイドウオールを形成し、多
結晶シリコン膜のパターン転写性を補正せしめるパター
ン形成法に関する。
に多結晶シリコン膜の側壁サイドウオールを形成し、多
結晶シリコン膜のパターン転写性を補正せしめるパター
ン形成法に関する。
従来、多結晶シリコンのパターン形成法は、ハロカーボ
ン系のガスを用いた反応性イオンエツチングにより行わ
れている。このエツチング方式では、多結晶ポリシリコ
ンのエツチングは化学反応により進行し、第１図（ａ）
の様にサイドエツチングが生じ品い。特に、パターン形
成方法がサブミクロン以下のエツチングでは、このサイ
ドエツチングによりパターンの欠落や消滅が生じてしま
う。
ン系のガスを用いた反応性イオンエツチングにより行わ
れている。このエツチング方式では、多結晶ポリシリコ
ンのエツチングは化学反応により進行し、第１図（ａ）
の様にサイドエツチングが生じ品い。特に、パターン形
成方法がサブミクロン以下のエツチングでは、このサイ
ドエツチングによりパターンの欠落や消滅が生じてしま
う。
上述したように、多結晶シリコン膜の反応性イオンエツ
チングにおいては、異方性エツチングが困難である。こ
の様な多結晶シリコンをＭＯＳ）ランジスタのゲート電
極に適応すると、デバイス特性の変動が生じるばかりで
なく、電気的導通不良を起こし、特性不良が発生する可
能性が高い。
チングにおいては、異方性エツチングが困難である。こ
の様な多結晶シリコンをＭＯＳ）ランジスタのゲート電
極に適応すると、デバイス特性の変動が生じるばかりで
なく、電気的導通不良を起こし、特性不良が発生する可
能性が高い。
本発明の多結晶シリコン膜のパターン形成法は、第１の
多結晶シリコン膜のパターンを選択的に形成する工程と
、第１の多結晶シリコン膜のパターン上に第２の多結晶
シリコンを成膜する工程と、この第２の多結晶シリコン
膜に燐等の不純物を導入する工程と、多結晶シリコン膜
の異方性エツチングにより第２の多結晶シリコン膜のサ
イドウオールを形成する工程を有している。
多結晶シリコン膜のパターンを選択的に形成する工程と
、第１の多結晶シリコン膜のパターン上に第２の多結晶
シリコンを成膜する工程と、この第２の多結晶シリコン
膜に燐等の不純物を導入する工程と、多結晶シリコン膜
の異方性エツチングにより第２の多結晶シリコン膜のサ
イドウオールを形成する工程を有している。
また、サイドウオール形成時のエツチングにおいて、エ
ツチング量を変化させることにより出来上りのパターン
幅は変化できる。このようにサイドウオール形成用の多
結晶シリコン膜の厚さとオーバーエツチング量を設定す
る事により任意の寸法幅が得られる。
ツチング量を変化させることにより出来上りのパターン
幅は変化できる。このようにサイドウオール形成用の多
結晶シリコン膜の厚さとオーバーエツチング量を設定す
る事により任意の寸法幅が得られる。
次に、本発明について図面を参照して説明する。
第１図（ａ）〜（ｄ）は本発明の第１の実施例を説明す
るための図であり、多結晶シリコンゲートのパターン形
成に適応した場合についての工程順断面図である。ゲー
ト酸化膜１０４を有した基板１０２上に燐添加多結晶シ
リコン膜１０１を厚さ６０００人程度成膜し、レジスト
をマスクとして、エツチングを行ったものが第１図（ａ
）である。反応ガスとしては、六フッ化硫黄とフロン−
１１５の混合ガスを用い、反応性イオンエツチングによ
り実施した。第１図（ａ）に示すように、この反応ガス
により、多結晶シリコンのエツチング形状は、サイドエ
ツチングが生じてしまう。
るための図であり、多結晶シリコンゲートのパターン形
成に適応した場合についての工程順断面図である。ゲー
ト酸化膜１０４を有した基板１０２上に燐添加多結晶シ
リコン膜１０１を厚さ６０００人程度成膜し、レジスト
をマスクとして、エツチングを行ったものが第１図（ａ
）である。反応ガスとしては、六フッ化硫黄とフロン−
１１５の混合ガスを用い、反応性イオンエツチングによ
り実施した。第１図（ａ）に示すように、この反応ガス
により、多結晶シリコンのエツチング形状は、サイドエ
ツチングが生じてしまう。
次に、工、チング後にマスクであるレジスト１０３の剥
離を行い得られたものが第１図（ｂ）である。以上の工
程により得られた多結晶シリコンパターン１０１にサイ
ドウオール形成用の第２の多結晶シリフン膜」０５を厚
さ３０００人成長し、第１図（ｃ）が得られる。多結晶
シリコン膜はステップカバレージが良好であり、この実
施例のようにアンダーカットした部分にも成膜される。
離を行い得られたものが第１図（ｂ）である。以上の工
程により得られた多結晶シリコンパターン１０１にサイ
ドウオール形成用の第２の多結晶シリフン膜」０５を厚
さ３０００人成長し、第１図（ｃ）が得られる。多結晶
シリコン膜はステップカバレージが良好であり、この実
施例のようにアンダーカットした部分にも成膜される。
既にパターンニングされた第１の多結晶シリコン膜１０
１およびその上に成膜した第２の多結晶シリコン膜１０
５に不純物拡散法を用い、燐を１×１ｏ！０〜５ Ｘ
１０ ”ａｎ−”の密度で導入する。その後、反応ガス
としてヘリウムとフロン−１１５の混合ガスを用いた反
応性イオンエツチングにより多結晶シリコン膜１０５の
エッチバックを行い、第１図（ｄ）を得る。また、エッ
チバックにより得られたパターンの寸法は、エツチング
時間により制御出来、これにより寸法補正が可能である
。
１およびその上に成膜した第２の多結晶シリコン膜１０
５に不純物拡散法を用い、燐を１×１ｏ！０〜５ Ｘ
１０ ”ａｎ−”の密度で導入する。その後、反応ガス
としてヘリウムとフロン−１１５の混合ガスを用いた反
応性イオンエツチングにより多結晶シリコン膜１０５の
エッチバックを行い、第１図（ｄ）を得る。また、エッ
チバックにより得られたパターンの寸法は、エツチング
時間により制御出来、これにより寸法補正が可能である
。
エッチバックにおけるオーバーエツチング量と出来上が
ったパターン幅の関係を第２図に示す。
ったパターン幅の関係を第２図に示す。
オーバーエツチング量０パーセントの場合のパターン幅
は、サイドウオール形成前に比較し４０パ一セント程度
増大している。オーバーエツチング量を増加させると、
パターン幅は減少する。
は、サイドウオール形成前に比較し４０パ一セント程度
増大している。オーバーエツチング量を増加させると、
パターン幅は減少する。
第３図（ａ）〜（ｄ）は、本発明の第２の実施例を説明
するための図であり、上記同様本発明を多結晶シリコン
ゲートのパターン形成に適応した場合についての工程順
断面図である。ゲート酸化膜２０４を有した基板２０２
上に燐添加多結晶シリコン膜２０１を厚さ６０００人程
度成膜し、レジストをマスクとして、エツチングを行っ
たものが第３図（ａ）である。反応ガスとしては、ヘリ
ウムトフロン−１１５の混合ガスを用い、反応性イオン
エツチングにより実施した。第３図（ａ）に示すように
、この反応ガスにより、多結晶シリコン２０１のエツチ
ング形状は、逆テーパー状となり、更に、サイドエツチ
ングが生じてしまう。
するための図であり、上記同様本発明を多結晶シリコン
ゲートのパターン形成に適応した場合についての工程順
断面図である。ゲート酸化膜２０４を有した基板２０２
上に燐添加多結晶シリコン膜２０１を厚さ６０００人程
度成膜し、レジストをマスクとして、エツチングを行っ
たものが第３図（ａ）である。反応ガスとしては、ヘリ
ウムトフロン−１１５の混合ガスを用い、反応性イオン
エツチングにより実施した。第３図（ａ）に示すように
、この反応ガスにより、多結晶シリコン２０１のエツチ
ング形状は、逆テーパー状となり、更に、サイドエツチ
ングが生じてしまう。
次に、エツチング後にマスクであるレジスト２０３の剥
離を行い得られたものが第３図（ｂ）である。
離を行い得られたものが第３図（ｂ）である。
以上の工程により得られた多結晶シリコンパターン２０
１にサイドウオール形成用の第２の多結晶シリコン膜を
厚さ３０００人成長し、第３図（Ｃ）が得られる。多結
晶シリコン膜はステップカバレージが良好であり、この
実施例のようにアンダーカットした部分にも成膜される
。既にパターンニングされた第１の多結晶シリコン膜２
０１及びその上に成膜した第２の多結晶シリコン膜２０
５に不純物拡散法を用い、燐をｌＸｌ０”〜５Ｘ１０
”Ｃ１１−”の密度で導入する。
１にサイドウオール形成用の第２の多結晶シリコン膜を
厚さ３０００人成長し、第３図（Ｃ）が得られる。多結
晶シリコン膜はステップカバレージが良好であり、この
実施例のようにアンダーカットした部分にも成膜される
。既にパターンニングされた第１の多結晶シリコン膜２
０１及びその上に成膜した第２の多結晶シリコン膜２０
５に不純物拡散法を用い、燐をｌＸｌ０”〜５Ｘ１０
”Ｃ１１−”の密度で導入する。
その後、反応ガスとしてヘリウムとフロンー１１５の混
合ガスを用いた反応性イオンエツチングにより多結晶シ
リコン膜のエッチバックを行い、第３図（ｄ）を得る。
合ガスを用いた反応性イオンエツチングにより多結晶シ
リコン膜のエッチバックを行い、第３図（ｄ）を得る。
エッチバックにより得られたパターンの寸法は、第一の
実施例と同様にエツチング時間により制御出来、これに
より寸法補正が可能となる。
実施例と同様にエツチング時間により制御出来、これに
より寸法補正が可能となる。
以上説明したように本発明は、既にエツチング工程に於
てサイドエツチングの生じた多結晶シリコンをパターン
側壁に多結晶シリコンサイドウオールを形成し、サイド
エッチにより生じた寸法減少を補正する。これにより、
デバイス製造工程に於ての不良を低減する事が出来る。
てサイドエツチングの生じた多結晶シリコンをパターン
側壁に多結晶シリコンサイドウオールを形成し、サイド
エッチにより生じた寸法減少を補正する。これにより、
デバイス製造工程に於ての不良を低減する事が出来る。
１０５・・・・・・側壁多結晶シリコン膜、２０１・・
・・・・多結晶シリコン膜、２０２・・・・・・基板、
２０３・・・・・・レジスト、２０４・・・・・・ゲー
ト酸化膜、２０５・・・・・・側壁多結晶シリコン膜、 第２図は、サイドウオール形成時のエツチング量と出来
上りのパターン幅の関係を示した図である。
・・・・多結晶シリコン膜、２０２・・・・・・基板、
２０３・・・・・・レジスト、２０４・・・・・・ゲー
ト酸化膜、２０５・・・・・・側壁多結晶シリコン膜、 第２図は、サイドウオール形成時のエツチング量と出来
上りのパターン幅の関係を示した図である。
Claims (1)
- 第１の多結晶シリコン膜のパターンを食刻工程により選
択的に形成する工程と、前記第１の多結晶シリコン膜の
パターン上に第２の多結晶シリコン膜を成膜する工程と
、前記第１及び第２の多結晶シリコン膜に燐等の不純物
を導入する工程と、多結晶シリコン膜の異方性エッチン
グにより前記第２の多結晶シリコン膜からなるサイドウ
ォールを前記第１の多結晶シリコンの側面に形成する工
程を含むことを特徴とする多結晶シリコン膜のパターン
形成法
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21651489A JPH0379029A (ja) | 1989-08-22 | 1989-08-22 | 多結晶シリコン膜のパターン形成法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21651489A JPH0379029A (ja) | 1989-08-22 | 1989-08-22 | 多結晶シリコン膜のパターン形成法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0379029A true JPH0379029A (ja) | 1991-04-04 |
Family
ID=16689631
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21651489A Pending JPH0379029A (ja) | 1989-08-22 | 1989-08-22 | 多結晶シリコン膜のパターン形成法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0379029A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010003465A (ko) * | 1999-06-23 | 2001-01-15 | 김영환 | 반도체 소자의 미세 패턴 형성 방법 |
-
1989
- 1989-08-22 JP JP21651489A patent/JPH0379029A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010003465A (ko) * | 1999-06-23 | 2001-01-15 | 김영환 | 반도체 소자의 미세 패턴 형성 방법 |
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