JPH0377354A - 半導体装置 - Google Patents
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- JPH0377354A JPH0377354A JP2206660A JP20666090A JPH0377354A JP H0377354 A JPH0377354 A JP H0377354A JP 2206660 A JP2206660 A JP 2206660A JP 20666090 A JP20666090 A JP 20666090A JP H0377354 A JPH0377354 A JP H0377354A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 108
- 238000000576 coating method Methods 0.000 claims abstract description 69
- 239000011248 coating agent Substances 0.000 claims abstract description 66
- 238000005520 cutting process Methods 0.000 claims abstract description 5
- 239000000463 material Substances 0.000 claims description 22
- 229920003002 synthetic resin Polymers 0.000 claims description 17
- 239000000057 synthetic resin Substances 0.000 claims description 17
- 239000004020 conductor Substances 0.000 claims description 10
- 230000002093 peripheral effect Effects 0.000 claims description 4
- 239000002861 polymer material Substances 0.000 claims 1
- 239000002210 silicon-based material Substances 0.000 claims 1
- 238000000034 method Methods 0.000 abstract description 3
- 230000015556 catabolic process Effects 0.000 abstract 1
- 238000006073 displacement reaction Methods 0.000 description 13
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 5
- 229910052782 aluminium Inorganic materials 0.000 description 5
- 230000032798 delamination Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 239000003822 epoxy resin Substances 0.000 description 3
- 239000010410 layer Substances 0.000 description 3
- 239000004033 plastic Substances 0.000 description 3
- 229920000647 polyepoxide Polymers 0.000 description 3
- 229920000642 polymer Polymers 0.000 description 3
- 229920005989 resin Polymers 0.000 description 2
- 239000011347 resin Substances 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 239000004447 silicone coating Substances 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 239000011247 coating layer Substances 0.000 description 1
- 238000001816 cooling Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000006116 polymerization reaction Methods 0.000 description 1
- 238000007789 sealing Methods 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910000679 solder Inorganic materials 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3157—Partial encapsulation or coating
- H01L23/3171—Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
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- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
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- H01L2224/484—Connecting portions
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の分野〕
本発明は、半導体素子と、前記半導体素子のキャリア部
材と、電気的接続導体と、前記半導体素子の接続領域と
前記電気的接続導体との間のワイヤ接続と、前記キャリ
ア部材から離れ、能動回路が設けられｔこ半導体素子の
表面上のコーティングと、前記接続導体の一部が外部へ
突出する合成樹脂材料のエンベロープとを有し、前記コ
ーティングは電気的絶縁性で、前記半導体素子の能動表
面と前記エンベロープとの間に生ずるずれ応力を調整す
るＩこめの弾力性を有し、前記ずれ応力が前記コーティ
ングで被覆された表面に実質的に平行に生ずる半導体装
置に関するものである。
材と、電気的接続導体と、前記半導体素子の接続領域と
前記電気的接続導体との間のワイヤ接続と、前記キャリ
ア部材から離れ、能動回路が設けられｔこ半導体素子の
表面上のコーティングと、前記接続導体の一部が外部へ
突出する合成樹脂材料のエンベロープとを有し、前記コ
ーティングは電気的絶縁性で、前記半導体素子の能動表
面と前記エンベロープとの間に生ずるずれ応力を調整す
るＩこめの弾力性を有し、前記ずれ応力が前記コーティ
ングで被覆された表面に実質的に平行に生ずる半導体装
置に関するものである。
このような半導体装置はヨーロッパ特許出願第２６０３
６０号により知られている。
６０号により知られている。
集積回路のような半導体素子の大きさが増大し、一方前
記半導体素子のエンベロープは同じ大きさのままのため
、機械的な問題が生じ得る。これらの問題の一つは実際
の回路が位置する領域での半導体素子の表面に生じ得る
機械的な破損に関係する。本発明はこの問題に関するも
ので、特にパターン・シフト（ｐａｔｔｅｒｎ ５ｈｉ
ｆｔ、回路パターンの剥離）として文献等にしばしば言
及されるものである。
記半導体素子のエンベロープは同じ大きさのままのため
、機械的な問題が生じ得る。これらの問題の一つは実際
の回路が位置する領域での半導体素子の表面に生じ得る
機械的な破損に関係する。本発明はこの問題に関するも
ので、特にパターン・シフト（ｐａｔｔｅｒｎ ５ｈｉ
ｆｔ、回路パターンの剥離）として文献等にしばしば言
及されるものである。
パターン・シフト（ｐａｔｔｅｒｎ ５ｈｉｆｔ）はア
ルミニウム・トラックが半導体素子の中心部に向かって
変化（ｓｈｉｆｔ）することを意味すると理解される。
ルミニウム・トラックが半導体素子の中心部に向かって
変化（ｓｈｉｆｔ）することを意味すると理解される。
即ち半導体素子の表面の配線に関するものである。
前記パターン・シフト（ｐａｔｔｅｒｎ ５ｈｉｆｔ）
は、例えばシリコンのような半導体素子材料と例えばエ
ポキシ樹脂のようなエンベロープ材料との間の熱膨張率
の差により生ずる。熱負荷は前記半導体素子が前記合Ｆ
＆樹脂材料で封止された場合、特に摂氏１７５°Ｃの温
度に到達した前記合成樹脂材料の冷却中に生ずる。熱負
荷は温度変化試験が行われる場合より高度に生ずる。こ
れらの試験で、半導体装置全体の特性が絶えず非常に大
きく変化する温度状態のもとで調査し、半導体装置は例
えば−６５“Ｃのような０°Ｃより充分に低い温度と、
例えば１５０°Ｃのような０°Ｃより充分に高い温度と
の間の多数回の温度変化サイクルを受ける。パターン・
シフト（ｐａｔｔｅｒｎ ５ｈｉｆｔ）は特に多数の変
化の場合、熱的に変化する動作状態下でも特に生じ得る
。
は、例えばシリコンのような半導体素子材料と例えばエ
ポキシ樹脂のようなエンベロープ材料との間の熱膨張率
の差により生ずる。熱負荷は前記半導体素子が前記合Ｆ
＆樹脂材料で封止された場合、特に摂氏１７５°Ｃの温
度に到達した前記合成樹脂材料の冷却中に生ずる。熱負
荷は温度変化試験が行われる場合より高度に生ずる。こ
れらの試験で、半導体装置全体の特性が絶えず非常に大
きく変化する温度状態のもとで調査し、半導体装置は例
えば−６５“Ｃのような０°Ｃより充分に低い温度と、
例えば１５０°Ｃのような０°Ｃより充分に高い温度と
の間の多数回の温度変化サイクルを受ける。パターン・
シフト（ｐａｔｔｅｒｎ ５ｈｉｆｔ）は特に多数の変
化の場合、熱的に変化する動作状態下でも特に生じ得る
。
従って、半導体素子の表面のずれ応力の減少は重要であ
る。様々な方法をこのために行うことが出来る。これら
の成果の一つは組織を変えること及び前記エンベロープ
の合成樹脂材料の重合技術で、従っていわゆる低い応カ
ブラスチック（ｌｏｗｓｔｒｅｓｓρ１ａｓｔｉｃ）を
得ることができる。応力の発生は、これによりある程度
まで減少するが、しかし合成樹脂エンベロープ材料自体
の特性、例えばこれらの耐湿性のように他の点でより悪
くなる。
る。様々な方法をこのために行うことが出来る。これら
の成果の一つは組織を変えること及び前記エンベロープ
の合成樹脂材料の重合技術で、従っていわゆる低い応カ
ブラスチック（ｌｏｗｓｔｒｅｓｓρ１ａｓｔｉｃ）を
得ることができる。応力の発生は、これによりある程度
まで減少するが、しかし合成樹脂エンベロープ材料自体
の特性、例えばこれらの耐湿性のように他の点でより悪
くなる。
より普通の解決は前記半導体素子の能動表面上のポリマ
ー・コーティング層の塗布について求められる。ある一
定の弾力性を有する分離層を前記半導体素子の表面と前
記合成樹脂エンベロープとの間に塗布し、この層は前記
応力を吸収することになる。前記コーティングは、封止
される前に、完成された分離半導体素子上に塗布されて
もよく（明らかに高価であるチップコーティング〉、こ
の方法で、半導体素子の全表面は被覆され、又は後者が
分Ｈ素子（ウェーハコーティング）に分割される前に半
導体基板上のパターンに塗布されてもよい。この方法で
は、非常により安く、これから塗布されるべき接続τツ
イヤのための接触領域及び、ことによると刻印及び切断
レーンも自由な状態にあるが、一方他の表面は完全に被
覆される３゜比較的ソフトなコーティングが用いられる
ならば（必要ではないが好まし７くは略１００ｔｌＰａ
以下のヤング係数であるものが用いられることが好まし
い）、ずれ応力は充分に吸収される。ヨーτ】ツバ特許
出願第２６０３６０号は、この例を提供するものである
。
ー・コーティング層の塗布について求められる。ある一
定の弾力性を有する分離層を前記半導体素子の表面と前
記合成樹脂エンベロープとの間に塗布し、この層は前記
応力を吸収することになる。前記コーティングは、封止
される前に、完成された分離半導体素子上に塗布されて
もよく（明らかに高価であるチップコーティング〉、こ
の方法で、半導体素子の全表面は被覆され、又は後者が
分Ｈ素子（ウェーハコーティング）に分割される前に半
導体基板上のパターンに塗布されてもよい。この方法で
は、非常により安く、これから塗布されるべき接続τツ
イヤのための接触領域及び、ことによると刻印及び切断
レーンも自由な状態にあるが、一方他の表面は完全に被
覆される３゜比較的ソフトなコーティングが用いられる
ならば（必要ではないが好まし７くは略１００ｔｌＰａ
以下のヤング係数であるものが用いられることが好まし
い）、ずれ応力は充分に吸収される。ヨーτ】ツバ特許
出願第２６０３６０号は、この例を提供するものである
。
このために比較的厚いコーティングが塗布されるならば
、接続ワイヤを破損し得る可能性を示す。
、接続ワイヤを破損し得る可能性を示す。
これを避けるために、ヨーロッパ特許出願第２６０３６
０号は薄い１−ティング層の使用を提唱し、その結果半
導体素子・、、Ｊ：の接続領域とのワイヤの半球状接触
点が完全に被覆されないし、又この半球状接触点に主と
してｈが加えられる。前記半導体素子に比較して前記１
ボキシ樹脂エンベロープの変化（ｓｈｉｆｔ ）により
生ずる力は、ワイヤ断面よりもより非常に大きな表面領
域を有する単球状接続により吸収される。しかしながら
、これは特により大きな半導体素子に投宿ら、前記接続
領域に加える力はかなりのものであり、この問題に対し
て接続点は前記接続領域の剥離を生じ得る。
０号は薄い１−ティング層の使用を提唱し、その結果半
導体素子・、、Ｊ：の接続領域とのワイヤの半球状接触
点が完全に被覆されないし、又この半球状接触点に主と
してｈが加えられる。前記半導体素子に比較して前記１
ボキシ樹脂エンベロープの変化（ｓｈｉｆｔ ）により
生ずる力は、ワイヤ断面よりもより非常に大きな表面領
域を有する単球状接続により吸収される。しかしながら
、これは特により大きな半導体素子に投宿ら、前記接続
領域に加える力はかなりのものであり、この問題に対し
て接続点は前記接続領域の剥離を生じ得る。
本発明は簡単で安価なｆＬ３ｔによりバター・ン・シフ
トを防止し、〜方向時に接続ワイヤの破壊及（Ｊ’接続
の剥離を排除する半導体装置を提供とする、；とを目的
とする。
トを防止し、〜方向時に接続ワイヤの破壊及（Ｊ’接続
の剥離を排除する半導体装置を提供とする、；とを目的
とする。
本発明によれば、この１」的はずれ応力を吸収ｒるコー
ティングが半導体素子の能動表面の外縁端に位置し、よ
って前記表面の中心部分は露出された状態にあり、ワイ
ヤ接続のための接続領域以外に前記コーティングが延在
する。
ティングが半導体素子の能動表面の外縁端に位置し、よ
って前記表面の中心部分は露出された状態にあり、ワイ
ヤ接続のための接続領域以外に前記コーティングが延在
する。
本発明はパターン・シフトに対抗する手段が、これを必
要とするところにのみ行われるべきであるとの認識に基
づくものである。半導体装置内に力のより好ましい分布
が生ずるのを達成することが出来る。
要とするところにのみ行われるべきであるとの認識に基
づくものである。半導体装置内に力のより好ましい分布
が生ずるのを達成することが出来る。
合成樹脂材料Ｑ）エンベｒ】−ブは、本発明によれば半
導体素子の露出された中心部分に直接付着する。ずれ応
力は熱負荷の場合に半導体素子内に生じ得るが、しかし
、これらのずれ応力は比較的小さな力であり全くパター
ン・シフトを生じない。
導体素子の露出された中心部分に直接付着する。ずれ応
力は熱負荷の場合に半導体素子内に生じ得るが、しかし
、これらのずれ応力は比較的小さな力であり全くパター
ン・シフトを生じない。
半導体素子の外縁端で１．コーティングなしにずれ応力
は最大であり、前記半導体素子と前記エンベロープとの
間に前記コーティングが塗布されることにより、前記ず
れ応力は吸収される。このようにしてパターン・シフト
は重要な部分で避けられる。本発明による手段により、
更に又、前記被覆領域を覆う半導体装Ｊ′−に比較して
合成樹脂エンベロープの変位の程度は、半導体素子の全
表面のコーティングの場合に比較して非常に小さい。前
記ワイヤ接続に受ける力又はワイヤ自身で引く力は、全
表面をコーティングした場合かなり小さい。これにより
両方のパターン・シフトが阻止され、又ワイヤ接続のワ
イヤの損傷又はワイヤの剥離を生じないであろう。
は最大であり、前記半導体素子と前記エンベロープとの
間に前記コーティングが塗布されることにより、前記ず
れ応力は吸収される。このようにしてパターン・シフト
は重要な部分で避けられる。本発明による手段により、
更に又、前記被覆領域を覆う半導体装Ｊ′−に比較して
合成樹脂エンベロープの変位の程度は、半導体素子の全
表面のコーティングの場合に比較して非常に小さい。前
記ワイヤ接続に受ける力又はワイヤ自身で引く力は、全
表面をコーティングした場合かなり小さい。これにより
両方のパターン・シフトが阻止され、又ワイヤ接続のワ
イヤの損傷又はワイヤの剥離を生じないであろう。
外縁端の前記コーティングは小さな幅の領域を被覆する
事のみが必要である。これは内縁端で楕円形を有するフ
ーティングに実用的である。
事のみが必要である。これは内縁端で楕円形を有するフ
ーティングに実用的である。
前記コーティングを全周辺領域を覆うように塗布しても
よいが、前記コーディングを重要な該当部分にのみ局所
的に塗布することもｉ３Ｊ能である。
よいが、前記コーディングを重要な該当部分にのみ局所
的に塗布することもｉ３Ｊ能である。
製造上及び強度の両方の理由より、前記接続ワイヤの前
記接続領域がコーティングされていない場合には、有益
である。
記接続領域がコーティングされていない場合には、有益
である。
本発明の実施例を図面を参照し更に詳細に説明する。
図面において、第１図は従来の半導体装置の概略を示し
、第２図は半導体装置の表面にコーティングを設けた半
導体装置の概略図を示し、第３図は前記半導体素子の表
向に於ける応力発生を表れずグラフを示し、第４図は第
２図によるコーティングのための前記半導体素子に対す
る前記コーティングの上部の変位を表すグラフを示し、
第５図は本発明によるコーティングを備える半導体素子
の平面図を示し、第６図は外周コーティングを有する半
導体素子の表面に於ける応力発生を表すグラフを示し、
第７図は半導体素子に対する封止の合成樹脂材料の変位
のグラフを示す。
、第２図は半導体装置の表面にコーティングを設けた半
導体装置の概略図を示し、第３図は前記半導体素子の表
向に於ける応力発生を表れずグラフを示し、第４図は第
２図によるコーティングのための前記半導体素子に対す
る前記コーティングの上部の変位を表すグラフを示し、
第５図は本発明によるコーティングを備える半導体素子
の平面図を示し、第６図は外周コーティングを有する半
導体素子の表面に於ける応力発生を表すグラフを示し、
第７図は半導体素子に対する封止の合成樹脂材料の変位
のグラフを示す。
第１図は合成樹脂材料で形成されたエンベロープを備え
る半導体装置の従来例を示す。半導体素子１はリードフ
レームのキャリア部材２の上に設けられる。この搭載は
、はんだ又は電気的導電接着材を用いて行われる。接続
導体３も前記リードフレームの一部を形成する。前記半
導体素子ｌと前記接続導体３との間の電気的接続は接続
ワイヤ４による。接続ワイヤ４は前記半導体素子ｌの各
々の接続領域（ボンドパッド）から接続導体３に至る。
る半導体装置の従来例を示す。半導体素子１はリードフ
レームのキャリア部材２の上に設けられる。この搭載は
、はんだ又は電気的導電接着材を用いて行われる。接続
導体３も前記リードフレームの一部を形成する。前記半
導体素子ｌと前記接続導体３との間の電気的接続は接続
ワイヤ４による。接続ワイヤ４は前記半導体素子ｌの各
々の接続領域（ボンドパッド）から接続導体３に至る。
頻繁に用いられる接続技術は、ポールボンディング又は
ネールへラドボンディングである。
ネールへラドボンディングである。
前記半導体素子１、前記接続ワイヤ４及び前記リードフ
レーム２及び３の部分は、例えばエポキシ樹脂の様な合
成樹脂材料のエンベロープで封止られる。
レーム２及び３の部分は、例えばエポキシ樹脂の様な合
成樹脂材料のエンベロープで封止られる。
前記半導体素子の大きさの増大に対する明白な傾向が実
際に存在し、従って大きく高度に複雑な回路を能動表面
５に設けることが出来る。しかしながら、パターン・シ
フト（ｐａｔｔｅｒｎ ５ｈｉｆｔ）の様な機械的な問
題が生じることが見られた。パターン・シフト（ｐａＬ
ｔｅｒｎ ５ｈｉｆｔ）は前記表面５にある集積回路の
アルミニウムのワイヤの変化（ｓｈｉｆｔｉｎｇ）に関
係し、熱負荷により生じる。これは、例えばシリコンの
半導体素子と、例えばエポキシ樹脂のエンベロープとの
間の熱膨張係数の明らかな差によるものである。主要な
ずれ応力の場合に、例えば前記表面５上に塗布されたシ
リコンナイトライドのパッシベーティング皮膜が、アル
ミニウムトラックを被覆するため段階的に高くなる領域
において剥離され得る。ここで、前記アルミニウムトラ
ック上に加えられるずれ応力は、このトラックの幅及び
本来の場所のずれ応力に比例する。前記ずれ応力及び前
記アルミニウム・トラックの幅の両方は前記半導体素子
（ワイヤ接続及び供給ラインのための接続領域）の端部
で最大であり、その結果パターン・シフトは、ここで容
易に生じるであろう。
際に存在し、従って大きく高度に複雑な回路を能動表面
５に設けることが出来る。しかしながら、パターン・シ
フト（ｐａｔｔｅｒｎ ５ｈｉｆｔ）の様な機械的な問
題が生じることが見られた。パターン・シフト（ｐａＬ
ｔｅｒｎ ５ｈｉｆｔ）は前記表面５にある集積回路の
アルミニウムのワイヤの変化（ｓｈｉｆｔｉｎｇ）に関
係し、熱負荷により生じる。これは、例えばシリコンの
半導体素子と、例えばエポキシ樹脂のエンベロープとの
間の熱膨張係数の明らかな差によるものである。主要な
ずれ応力の場合に、例えば前記表面５上に塗布されたシ
リコンナイトライドのパッシベーティング皮膜が、アル
ミニウムトラックを被覆するため段階的に高くなる領域
において剥離され得る。ここで、前記アルミニウムトラ
ック上に加えられるずれ応力は、このトラックの幅及び
本来の場所のずれ応力に比例する。前記ずれ応力及び前
記アルミニウム・トラックの幅の両方は前記半導体素子
（ワイヤ接続及び供給ラインのための接続領域）の端部
で最大であり、その結果パターン・シフトは、ここで容
易に生じるであろう。
この問題に対する解決は、前記半導体素子の能動表面上
の被覆の塗布に見い出された。前記能動表面は合成樹脂
材料のエンベロープから分離されている。前記コーティ
ング（皮膜〉は、例えばシリコンコーティングのような
ポリマーコーティングの比較的柔らかい合成樹脂材料を
有する場合、パターン・シフトの問題はもはや生じない
。第２図は前記半導体素子か゛ウェーハコーティング（
ｗａｆｅｒ ｃｏａｔｉｎｇ）を備える半導体装置を概
略的に表わす。例えば鋸引きを用いて、個別半導体素子
に半導体ウェーハを分割する前に、コーティング６を前
記半導体ウェーハ上に塗布することを意味する。更に塗
布されるべき接続ワイヤ４のための接続領域７及び切断
トラック（レーン）８がコーティングされずにパターン
が形成される。、（個別の完成した半導体装置の上にコ
ーティングを塗布すること（チップコーティング）も可
能であり、この場合半導体装置の表面全体が被覆される
。しかしながら、これは高価である。以下の説明はチッ
プコーティングの半導体装置にも原則的に有効である。
の被覆の塗布に見い出された。前記能動表面は合成樹脂
材料のエンベロープから分離されている。前記コーティ
ング（皮膜〉は、例えばシリコンコーティングのような
ポリマーコーティングの比較的柔らかい合成樹脂材料を
有する場合、パターン・シフトの問題はもはや生じない
。第２図は前記半導体素子か゛ウェーハコーティング（
ｗａｆｅｒ ｃｏａｔｉｎｇ）を備える半導体装置を概
略的に表わす。例えば鋸引きを用いて、個別半導体素子
に半導体ウェーハを分割する前に、コーティング６を前
記半導体ウェーハ上に塗布することを意味する。更に塗
布されるべき接続ワイヤ４のための接続領域７及び切断
トラック（レーン）８がコーティングされずにパターン
が形成される。、（個別の完成した半導体装置の上にコ
ーティングを塗布すること（チップコーティング）も可
能であり、この場合半導体装置の表面全体が被覆される
。しかしながら、これは高価である。以下の説明はチッ
プコーティングの半導体装置にも原則的に有効である。
）
第３図は、前記半導体素子の表面のずれ応力σの発生を
示すもので、コーティングのない第１図による装置にお
ける場合を破線Ａで示し、コーティングを有する第２図
による半導体装置を実線Ｂで示す。Ｒは半導体素子の中
心から端部までの距離を示す。コーティングを用いる場
合半導体素子の表面はずれ応力のないことが明確に見ら
れる。
示すもので、コーティングのない第１図による装置にお
ける場合を破線Ａで示し、コーティングを有する第２図
による半導体装置を実線Ｂで示す。Ｒは半導体素子の中
心から端部までの距離を示す。コーティングを用いる場
合半導体素子の表面はずれ応力のないことが明確に見ら
れる。
前記エンベロープの合成樹脂材料が前記ワイヤのための
接続領域７の付近の半導体表面と接触するところで、応
力のピークが生ずるのみである。パターン・シフト（ｐ
ａｔｔｅｒｎ ５ｈｉｆｔ）は前記コーティングの使用
によりもはや生じない。しかしながら、ここで他の問題
がこの場合生ずる。第４図は半導体素子に関連の前記コ
ーティングの上表面変位の例を示し、これは合成樹脂材
料の本来の位置の変位でもある。この変位■は半導体素
子の中心からその端部に対し相当である。主要な力をこ
の変位より前記ワイヤ４に加えることができる。これは
、前記接続領域７に於けるワイヤ接続のワイヤ損傷ある
いはワイヤ剥離となり得る。
接続領域７の付近の半導体表面と接触するところで、応
力のピークが生ずるのみである。パターン・シフト（ｐ
ａｔｔｅｒｎ ５ｈｉｆｔ）は前記コーティングの使用
によりもはや生じない。しかしながら、ここで他の問題
がこの場合生ずる。第４図は半導体素子に関連の前記コ
ーティングの上表面変位の例を示し、これは合成樹脂材
料の本来の位置の変位でもある。この変位■は半導体素
子の中心からその端部に対し相当である。主要な力をこ
の変位より前記ワイヤ４に加えることができる。これは
、前記接続領域７に於けるワイヤ接続のワイヤ損傷ある
いはワイヤ剥離となり得る。
本発明はワイヤ接続の剥離又はワイヤの損傷が生じない
ような方法でパターン・シフトの問題を除くことである
。本発明によれば、コーティングはパターン・シフトの
起こり得る領域にのみ塗布され、この領域は半導体素子
の周辺の近くである。
ような方法でパターン・シフトの問題を除くことである
。本発明によれば、コーティングはパターン・シフトの
起こり得る領域にのみ塗布され、この領域は半導体素子
の周辺の近くである。
第５図は半導体素子１に塗布されたコーティング９の本
発明の実施例の′４面図を概略的に示す。
発明の実施例の′４面図を概略的に示す。
前記コーティング１（はハンチングで示されている。
大きさは明瞭のために縮尺に従い描かれてはいない。前
記、」−ディング９は前記半導体素子の周辺の付近にの
み存在する。半導体素子の中心部分はコーティングされ
ないので、合成樹脂エンベロープは前記表面に直接被着
することができる（ｌ記の理由により、この実施例にお
いて接続領域７及び鋸引きレーン８のどちらにも全くコ
ーティングは存在しない） ｏ ：’−ブイングの内縁
端ｌＯは実用的な理由により楕円形であるが、他の形状
、例えば長方形であっても本発明の効果を達成すること
が出来る。前記−Ｅｊ−ティングの最小幅りは広範囲に
わたってもよい。略５００μｍの幅りが最も適切である
ことが見出された。
記、」−ディング９は前記半導体素子の周辺の付近にの
み存在する。半導体素子の中心部分はコーティングされ
ないので、合成樹脂エンベロープは前記表面に直接被着
することができる（ｌ記の理由により、この実施例にお
いて接続領域７及び鋸引きレーン８のどちらにも全くコ
ーティングは存在しない） ｏ ：’−ブイングの内縁
端ｌＯは実用的な理由により楕円形であるが、他の形状
、例えば長方形であっても本発明の効果を達成すること
が出来る。前記−Ｅｊ−ティングの最小幅りは広範囲に
わたってもよい。略５００μｍの幅りが最も適切である
ことが見出された。
第６図に、半導体素子の表面におけるずれ応力σの発生
を示す。破線Ａはコーティングのないずれ応力を表し、
実線Ｃは周囲にコーティングををするずれ応力を表す。
を示す。破線Ａはコーティングのないずれ応力を表し、
実線Ｃは周囲にコーティングををするずれ応力を表す。
ずれ五〇力は半導体素子の端部に向かって徐々に１Ｚら
Ｌがることが実線Ｃに見ることが出来る。しかしながら
、パターン・シフトは全くこれらの低い値Ｃは生じない
。ワイヤの接続領域７の応力の最大値は、半導体装ｒの
全表面がコーティングされている場合に比べて非常に低
い。パターン・シフトは本発明による実施例では明確に
は全く生じないであろう。コーティングの最も狭い幅は
、グラフにおいてＤで示される。
Ｌがることが実線Ｃに見ることが出来る。しかしながら
、パターン・シフトは全くこれらの低い値Ｃは生じない
。ワイヤの接続領域７の応力の最大値は、半導体装ｒの
全表面がコーティングされている場合に比べて非常に低
い。パターン・シフトは本発明による実施例では明確に
は全く生じないであろう。コーティングの最も狭い幅は
、グラフにおいてＤで示される。
第７図は半導体素子に関しエンベロープの合成樹脂材料
の変位を示す。比較的小さな変位が半導体素子の中心部
分における半導体素子の表面に直接被着する合成樹脂エ
ンベ［１−ブのために前記周辺付近においてのみ生ずる
。ワイヤ４に影響するこの比較的小さ１１変位は、これ
らのワイヤにより容易に調節できるので、ワイヤ接続の
剥離及びワイヤの損傷は生じ得ない。パターン・シフト
及びワイヤ接続のワイヤの損傷または剥離を防止する二
重の効果が、本発明を用いて達成される。
の変位を示す。比較的小さな変位が半導体素子の中心部
分における半導体素子の表面に直接被着する合成樹脂エ
ンベ［１−ブのために前記周辺付近においてのみ生ずる
。ワイヤ４に影響するこの比較的小さ１１変位は、これ
らのワイヤにより容易に調節できるので、ワイヤ接続の
剥離及びワイヤの損傷は生じ得ない。パターン・シフト
及びワイヤ接続のワイヤの損傷または剥離を防止する二
重の効果が、本発明を用いて達成される。
比較的柔らかいコーティングが好ましくは用いられ、こ
れは１００ Ｍ Ｉ’ ａの弾性係数（ヤング係数）又
はそれ以ドの弾性係数を１′１４るコーディングである
。しかしながら、比較的高い弾性係数を有するコーティ
ングでも、充分である。コーティングの材料は例えばポ
リマーのようなものでもよい。シリコンコーティングは
大変適切なものであることが見出されたが、他の材料も
用いることも出来る。
れは１００ Ｍ Ｉ’ ａの弾性係数（ヤング係数）又
はそれ以ドの弾性係数を１′１４るコーディングである
。しかしながら、比較的高い弾性係数を有するコーティ
ングでも、充分である。コーティングの材料は例えばポ
リマーのようなものでもよい。シリコンコーティングは
大変適切なものであることが見出されたが、他の材料も
用いることも出来る。
コーティングの厚さは１ムい範囲に渡り変えてもよい。
本発明の好ましい効果は、例えば１０μｍ以下の厚さの
ような特別に薄いコーティングを必要とせず、従ってエ
ンベロープの合成樹脂材料は、ワイヤ接続の点のみに力
を加える。例えば３０μｍ又はそれ以上の大きな値も許
容され、従ってワイヤ上の力は、合成樹脂Ｕ料の変位（
比較的小さな変位に）より限定されたままである。
ような特別に薄いコーティングを必要とせず、従ってエ
ンベロープの合成樹脂材料は、ワイヤ接続の点のみに力
を加える。例えば３０μｍ又はそれ以上の大きな値も許
容され、従ってワイヤ上の力は、合成樹脂Ｕ料の変位（
比較的小さな変位に）より限定されたままである。
半導体素子の中心部分はコーティングがされない状態で
あることが、本発明による実施例に示されている。これ
は出発点において非常に重要である。しかしながら、ど
のような理由にせよ、コーティングが前記中心の比較的
小さな部分に塗布されるならば、本発明の原則は充分に
損なわれずに維持される。
あることが、本発明による実施例に示されている。これ
は出発点において非常に重要である。しかしながら、ど
のような理由にせよ、コーティングが前記中心の比較的
小さな部分に塗布されるならば、本発明の原則は充分に
損なわれずに維持される。
第１図は従来の半導体装置の概略を示し、第２図は半導
体装置の表面に′：】−ティングを設けた半導体装置の
概略し】を示し、第：３図は前記半導体素子の表面に於
ける応力発生を表わすグラフを示し、第４図は第２図に
よるコーティングのための前記半導体素子に対する前記
コーティングの上部の変位を表すグラフを示し、第５図
は本発明によるコーティングを備える半導体素子の平面
図を示し、第６図は外周コーティングを有する半導体素
子の表面に於ける応力発生を表すグラフを示し、第７図
は半導体素子に対するエンベロープの合成樹脂材料の変
位のグラフを示ず。 【・・・半導体素子、２・・・キャリア部材、３・・・
接続導体、 ４ ５・・・能動表面、 ６ ７・・・接続領域、 ８ ９・・・本発明によるコ ｌＯ・・・内縁端。 ・・・接続ワイヤ、 ・・・コーティング、 ・・・切断トラック、 一ティング、
体装置の表面に′：】−ティングを設けた半導体装置の
概略し】を示し、第：３図は前記半導体素子の表面に於
ける応力発生を表わすグラフを示し、第４図は第２図に
よるコーティングのための前記半導体素子に対する前記
コーティングの上部の変位を表すグラフを示し、第５図
は本発明によるコーティングを備える半導体素子の平面
図を示し、第６図は外周コーティングを有する半導体素
子の表面に於ける応力発生を表すグラフを示し、第７図
は半導体素子に対するエンベロープの合成樹脂材料の変
位のグラフを示ず。 【・・・半導体素子、２・・・キャリア部材、３・・・
接続導体、 ４ ５・・・能動表面、 ６ ７・・・接続領域、 ８ ９・・・本発明によるコ ｌＯ・・・内縁端。 ・・・接続ワイヤ、 ・・・コーティング、 ・・・切断トラック、 一ティング、
Claims (1)
- 【特許請求の範囲】 １、半導体素子と、前記半導体素子のキャリア部材と、
電気的接続導体と、前記半導体素子の接続領域と前記電
気的接続導体との間のワイヤ接続と、前記キャリア部材
から離れ、能動回路が設けられた半導体素子の表面上の
コーティングと、前記接続導体の一部が外部へ突出する
合成樹脂材料のエンベロープとを有し、前記コーティン
グは電気的絶縁性で、前記半導体素子の能動表面と前記
エンベロープとの間に生ずるずれ応力を調整するための
弾力性を有し、前記ずれ応力が前記コーティングで被覆
された表面に実質的に平行に生ずる半導体装置において
、ずれ応力を吸収するコーティングが前記半導体素子の
能動表面の外縁端に位置し、よって前記表面の中心部分
が露出された状態にあり、ワイヤ接続のための接続領域
以外に前記コーティングが延在することを特徴とする半
導体装置。 ２、特許請求の範囲第１項に記載の半導体装置において
、前記コーティングは略５００μｍの幅を有する周辺領
域を占めることを特徴とする半導体装置。 ３、特許請求の範囲第１項に記載の半導体装置において
、前記コーティングは該内縁端で楕円形を有し、前記外
縁端に対する前記コーティングの最小幅は略５００μｍ
であることを特徴とする半導体装置。 ４、特許請求の範囲第１項ないし第３項の何れか１項に
記載の半導体装置において、前記ワイヤ接続の前記接続
領域はコーティングされないことを特徴とする半導体装
置。 ５、特許請求の範囲第４項に記載の半導体装置において
、刻印及び切断レーンもまたコーティングされないこと
を特徴とする半導体装置。 ６、特許請求の範囲第１項ないし第４項の何れか１項に
記載の半導体装置において、前記コーティングは、１０
０ＭＰａの弾性係数（ヤング係数）以下の弾性係数を有
することを特徴とする半導体装置。 ７、特許請求の範囲第１項ないし第６項の何れか１項に
記載の半導体装置において、前記コーティングはポリマ
ー物質を有することを特徴とする半導体装置。 ８、特許請求の範囲第１項ないし第７項の何れか１項に
記載の半導体装置において、前記コーティングはシリコ
ン基材物質で形成されることを特徴とする半導体装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL8902018 | 1989-08-07 | ||
| NL8902018A NL8902018A (nl) | 1989-08-07 | 1989-08-07 | Halfgeleiderinrichting. |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0377354A true JPH0377354A (ja) | 1991-04-02 |
| JP2558172B2 JP2558172B2 (ja) | 1996-11-27 |
Family
ID=19855147
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2206660A Expired - Fee Related JP2558172B2 (ja) | 1989-08-07 | 1990-08-03 | 半導体装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5043793A (ja) |
| EP (1) | EP0412608B1 (ja) |
| JP (1) | JP2558172B2 (ja) |
| KR (1) | KR0185383B1 (ja) |
| DE (1) | DE69016527T2 (ja) |
| NL (1) | NL8902018A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3223246B2 (ja) * | 1997-07-25 | 2001-10-29 | 東レ・ダウコーニング・シリコーン株式会社 | 半導体装置 |
| US6621173B1 (en) | 1998-07-23 | 2003-09-16 | Dow Corning Toray Silicone Co., Ltd. | Semiconductor device having an adhesive and a sealant |
| US6204557B1 (en) | 1999-09-13 | 2001-03-20 | Integrated Device Technology, Inc. | Reduction of topside movement during temperature cycles |
| US7071559B2 (en) * | 2004-07-16 | 2006-07-04 | International Business Machines Corporation | Design of beol patterns to reduce the stresses on structures below chip bondpads |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5748252A (en) * | 1980-09-08 | 1982-03-19 | Nec Corp | Semiconductor device and manufacture thereof |
| JPS60206153A (ja) * | 1984-03-30 | 1985-10-17 | Toshiba Corp | 半導体装置 |
| JPS6110243A (ja) * | 1984-06-26 | 1986-01-17 | Nec Corp | 半導体装置 |
| JPS61230344A (ja) * | 1985-04-05 | 1986-10-14 | Toray Silicone Co Ltd | 樹脂封止型半導体装置 |
| ES2046984T3 (es) * | 1986-12-19 | 1994-02-16 | Philips Nv | Metodo de fabricar un dispositivo semiconductor con tension de encapsulacion reducida. |
-
1989
- 1989-08-07 NL NL8902018A patent/NL8902018A/nl not_active Application Discontinuation
-
1990
- 1990-07-17 US US07/554,631 patent/US5043793A/en not_active Expired - Lifetime
- 1990-08-03 EP EP90202114A patent/EP0412608B1/en not_active Expired - Lifetime
- 1990-08-03 DE DE69016527T patent/DE69016527T2/de not_active Expired - Fee Related
- 1990-08-03 JP JP2206660A patent/JP2558172B2/ja not_active Expired - Fee Related
- 1990-08-06 KR KR1019900011993A patent/KR0185383B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| JP2558172B2 (ja) | 1996-11-27 |
| DE69016527T2 (de) | 1995-08-31 |
| EP0412608A1 (en) | 1991-02-13 |
| NL8902018A (nl) | 1991-03-01 |
| US5043793A (en) | 1991-08-27 |
| DE69016527D1 (de) | 1995-03-16 |
| KR0185383B1 (ko) | 1999-04-15 |
| EP0412608B1 (en) | 1995-02-01 |
| KR910005404A (ko) | 1991-03-30 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |