JPH0373187B2 - - Google Patents
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- Publication number
- JPH0373187B2 JPH0373187B2 JP6018484A JP6018484A JPH0373187B2 JP H0373187 B2 JPH0373187 B2 JP H0373187B2 JP 6018484 A JP6018484 A JP 6018484A JP 6018484 A JP6018484 A JP 6018484A JP H0373187 B2 JPH0373187 B2 JP H0373187B2
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- Japan
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- line
- circuit
- power source
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- 230000008878 coupling Effects 0.000 claims description 15
- 238000010168 coupling process Methods 0.000 claims description 15
- 238000005859 coupling reaction Methods 0.000 claims description 15
- 238000004804 winding Methods 0.000 claims description 12
- 238000010586 diagram Methods 0.000 description 24
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 7
- 230000005540 biological transmission Effects 0.000 description 5
- 230000002238 attenuated effect Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000001939 inductive effect Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Landscapes
- Dc Digital Transmission (AREA)
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は、通信線路にパルス信号を送信する線
路駆動回路の改良に関する。とくに、結合トラン
スを介して通信線路にパルス信号を送信する駆動
回路に関する。
路駆動回路の改良に関する。とくに、結合トラン
スを介して通信線路にパルス信号を送信する駆動
回路に関する。
従来の線路駆動回路は、大別して不整合形と整
合形とがある。不整合形の線路駆動回路は、日本
電信電話公社の基本的な二線回線のPCM方式で
あるPCM−24方式に広く実施された回路であり、
パルス信号を送信するタイミングでは、線路から
見た駆動回路のインピーダンスはその線路の特性
インピーダンスよりかなり低く、パルス信号を送
信しないタイミングでは線路から見た駆動回路の
インピーダンスはほとんど開放（無限大）に設定
されている。また、整合形の線路駆動回路は、加
入者線デイジタル伝送路に適用するために設計さ
れた回路であつて、パルス信号を送信するタイミ
ングおよびパルス信号を送信しないタイミングの
いずれでも、駆動回路は線路の特性インピーダン
スに整合する。
合形とがある。不整合形の線路駆動回路は、日本
電信電話公社の基本的な二線回線のPCM方式で
あるPCM−24方式に広く実施された回路であり、
パルス信号を送信するタイミングでは、線路から
見た駆動回路のインピーダンスはその線路の特性
インピーダンスよりかなり低く、パルス信号を送
信しないタイミングでは線路から見た駆動回路の
インピーダンスはほとんど開放（無限大）に設定
されている。また、整合形の線路駆動回路は、加
入者線デイジタル伝送路に適用するために設計さ
れた回路であつて、パルス信号を送信するタイミ
ングおよびパルス信号を送信しないタイミングの
いずれでも、駆動回路は線路の特性インピーダン
スに整合する。
不整合形の線路駆動回路は、構成が簡単である
が信号に反射が発生し、伝送波形が劣化する欠点
がある。とくに、加入者線では分岐路が設けられ
るために、この影響が大きくなる。一方、整合形
の線路駆動回路は信号の消費電力が大きい。すな
わち、加入者線デジタル伝送路では、インパルス
性雑音など外来あるいは誘導の雑音により伝送特
性の劣化を避けるために、送信パルス信号の振幅
を大きくすることが必要があるが、整合形の線路
駆動回路は消費電力が大きいので、その振幅が小
さくなつて雑音特性が悪くなる欠点がある。
が信号に反射が発生し、伝送波形が劣化する欠点
がある。とくに、加入者線では分岐路が設けられ
るために、この影響が大きくなる。一方、整合形
の線路駆動回路は信号の消費電力が大きい。すな
わち、加入者線デジタル伝送路では、インパルス
性雑音など外来あるいは誘導の雑音により伝送特
性の劣化を避けるために、送信パルス信号の振幅
を大きくすることが必要があるが、整合形の線路
駆動回路は消費電力が大きいので、その振幅が小
さくなつて雑音特性が悪くなる欠点がある。
本発明は、反射が小さく、加入者線に使用して
も分岐路の影響が少なく、しかも送信パルス信号
の振幅を大きくとつて、外来雑音の影響が小さい
線路駆動回路を提供することを目的とする。
も分岐路の影響が少なく、しかも送信パルス信号
の振幅を大きくとつて、外来雑音の影響が小さい
線路駆動回路を提供することを目的とする。
本発明は、パルス信号を送信するタイミングで
はその出力インピーダンスが線路の特性インピー
ダンスより十分に小さく信号振幅を大きくし、パ
ルス信号を送信しないタイミングではその出力イ
ンピーダンスが線路の特性インピーダンスに整合
して反射が発生しないように構成されたことを特
徴とする。
はその出力インピーダンスが線路の特性インピー
ダンスより十分に小さく信号振幅を大きくし、パ
ルス信号を送信しないタイミングではその出力イ
ンピーダンスが線路の特性インピーダンスに整合
して反射が発生しないように構成されたことを特
徴とする。
第１図は本発明第一実施例装置の原理的な回路
図である。第１図Ａはパルス信号を送信するタイ
ミングの接続図で、同Ｂはパルス信号を送信しな
いタイミングの接続図である。端子１，１′は線
路端子である。ZLは線路の等価インピーダンスを
示す。＋Ｖは電源である。結合トランス４の一次
巻線は線路端子１，１′に接続される。結合トラ
ンス４の二次巻線はスイツチ５および６を介して
電源に接続される。またスイツチ８および９を介
して接地される。さらに抵抗器２，３およびスイ
ツチ７，１０を介して接地される。
図である。第１図Ａはパルス信号を送信するタイ
ミングの接続図で、同Ｂはパルス信号を送信しな
いタイミングの接続図である。端子１，１′は線
路端子である。ZLは線路の等価インピーダンスを
示す。＋Ｖは電源である。結合トランス４の一次
巻線は線路端子１，１′に接続される。結合トラ
ンス４の二次巻線はスイツチ５および６を介して
電源に接続される。またスイツチ８および９を介
して接地される。さらに抵抗器２，３およびスイ
ツチ７，１０を介して接地される。
すなわち、第１図Ａに示すタイミングは、電源
＋Ｖから電流はスイツチ６、結合トランスの二次
巻線、スイツチ８に流れ、このときには電源の低
いインピーダンスが結合トランスの一次巻線に直
接接続されて、線路端子１，１′に現れる出力イ
ンピーダンスはきわめて低くなる。つぎに、第１
図Ｂに示すタイミングではスイツチ５および６は
いずれも開放状態になり、スイツチ７および１０
が閉じるので、結合トランスの一次巻線には抵抗
器２および３が直列に接続される。この抵抗器２
および３の直列抵抗値が、結合トランス４の二次
側に変換されて、線路端子１，１′に接続される
線路の特性インピーダンスにほぼ等しくなるよう
に設定される。つぎの位相では第１図Ａの状態に
戻るが、こんどは結合トランスの一次巻線を電流
が逆方向に流れるように、スイツチ５および９が
閉じて、スイツチ６および８が開く。
＋Ｖから電流はスイツチ６、結合トランスの二次
巻線、スイツチ８に流れ、このときには電源の低
いインピーダンスが結合トランスの一次巻線に直
接接続されて、線路端子１，１′に現れる出力イ
ンピーダンスはきわめて低くなる。つぎに、第１
図Ｂに示すタイミングではスイツチ５および６は
いずれも開放状態になり、スイツチ７および１０
が閉じるので、結合トランスの一次巻線には抵抗
器２および３が直列に接続される。この抵抗器２
および３の直列抵抗値が、結合トランス４の二次
側に変換されて、線路端子１，１′に接続される
線路の特性インピーダンスにほぼ等しくなるよう
に設定される。つぎの位相では第１図Ａの状態に
戻るが、こんどは結合トランスの一次巻線を電流
が逆方向に流れるように、スイツチ５および９が
閉じて、スイツチ６および８が開く。
このように構成された線路駆動回路では、パル
ス信号を送信しているタイミングでは、線路駆動
回路の出力インピーダンスはきわめて小さく、し
たがつてその送信信号の振幅はそのまま線路に現
れる。しかし、パルス信号を送信しないタイミン
グではその出力インピーダンスは線路の特性イン
ピーダンスに整合し、線路に生じる反射が減衰さ
れる。
ス信号を送信しているタイミングでは、線路駆動
回路の出力インピーダンスはきわめて小さく、し
たがつてその送信信号の振幅はそのまま線路に現
れる。しかし、パルス信号を送信しないタイミン
グではその出力インピーダンスは線路の特性イン
ピーダンスに整合し、線路に生じる反射が減衰さ
れる。
第２図は上記実施例の具体的な回路図である。
各スイツチは第２図に示すように、半導体素子に
より構成される。第２図に示すａ〜ｆは各スイツ
チの制御信号である。この制御信号は端子１０１
に入力する情報信号および端子１０２に入力すク
ロツク信号から、制御信号生成回路１０３により
発生される。第３図ａ〜ｆはこの制御信号ａ〜ｆ
のタイムチヤートである。第３図ｇは線路端子
１，１′の信号を示す。
各スイツチは第２図に示すように、半導体素子に
より構成される。第２図に示すａ〜ｆは各スイツ
チの制御信号である。この制御信号は端子１０１
に入力する情報信号および端子１０２に入力すク
ロツク信号から、制御信号生成回路１０３により
発生される。第３図ａ〜ｆはこの制御信号ａ〜ｆ
のタイムチヤートである。第３図ｇは線路端子
１，１′の信号を示す。
制御信号生成回路１０３は、この例では記憶回
路を備え、この記憶回路にあらかじめ第３図ａ〜
ｆに示すような多数のパターンを書き込んでお
き、端子１０１に入力する情報信号に応じてこの
パターンの一つを読み出すように構成されたもの
である。この読み出すためのクロツク信号として
端子１０２に入力するクロツク信号が使用され
る。第３図の波形図で、左半分は情報入力「１」
に対する制御信号の波形であり、右半分は情報入
力「０」に対する波形である。
路を備え、この記憶回路にあらかじめ第３図ａ〜
ｆに示すような多数のパターンを書き込んでお
き、端子１０１に入力する情報信号に応じてこの
パターンの一つを読み出すように構成されたもの
である。この読み出すためのクロツク信号として
端子１０２に入力するクロツク信号が使用され
る。第３図の波形図で、左半分は情報入力「１」
に対する制御信号の波形であり、右半分は情報入
力「０」に対する波形である。
制御信号生成回路１０３は記憶回路を使用する
もの以外に、適宜のデイジタル論理回路を使用す
ることによりさまざまに構成することができる。
もの以外に、適宜のデイジタル論理回路を使用す
ることによりさまざまに構成することができる。
第４図は本発明第二実施例回路の原理的な回路
図である。この例は結合トランス４の二次巻線に
接続する抵抗器１５を１個のみにして、スイツチ
についても抵抗器に接続するスイツチをスイツチ
７のみにしたものである。その他の構成は第１図
で説明した第一実施例回路と同様である。第１図
Ａはパルス信号が送信されるタイミング、第１図
Ｂはパルス信号が送信されないタイミングの各ス
イツチの状態を示す。制御信号生成回路１０３の
構成その他についても同様である。
図である。この例は結合トランス４の二次巻線に
接続する抵抗器１５を１個のみにして、スイツチ
についても抵抗器に接続するスイツチをスイツチ
７のみにしたものである。その他の構成は第１図
で説明した第一実施例回路と同様である。第１図
Ａはパルス信号が送信されるタイミング、第１図
Ｂはパルス信号が送信されないタイミングの各ス
イツチの状態を示す。制御信号生成回路１０３の
構成その他についても同様である。
第５図はこの第二実施例回路の具体的な回路構
成図である。この制御信号ａ，ｂ，ｃ，ｈ，ｅは
同様に制御信号生成回路１０３で発生され、その
信号波形は第６図に示すとおりである。
成図である。この制御信号ａ，ｂ，ｃ，ｈ，ｅは
同様に制御信号生成回路１０３で発生され、その
信号波形は第６図に示すとおりである。
第７図は本発明第三実施例回路の原理的な回路
図である。この例は結合トランス４が平衡形であ
つて、複極性のパルス信号を送出することができ
る。また、各抵抗器１８および１９はそれぞれコ
ンデンサ２０および２１を介して接続されてい
る。第７図Ａはパルス信号「＋１」を送信するタ
イミングのスイツチの状態を示す。パルス信号
「−１」を送信するときにはスイツチ２４が閉じ、
スイツチ２５が開く。第７図Ｂはパルス信号を送
信しないタイミングのスイツチの状態を示す。
図である。この例は結合トランス４が平衡形であ
つて、複極性のパルス信号を送出することができ
る。また、各抵抗器１８および１９はそれぞれコ
ンデンサ２０および２１を介して接続されてい
る。第７図Ａはパルス信号「＋１」を送信するタ
イミングのスイツチの状態を示す。パルス信号
「−１」を送信するときにはスイツチ２４が閉じ、
スイツチ２５が開く。第７図Ｂはパルス信号を送
信しないタイミングのスイツチの状態を示す。
第８図は上記第三実施例回路の具体的な回路図
である。制御信号ｊ，ｋ，ｉ，ｌはそれぞれ制御
信号生成回路１０３で発生され、その信号波形は
第９図に示すとおりである。
である。制御信号ｊ，ｋ，ｉ，ｌはそれぞれ制御
信号生成回路１０３で発生され、その信号波形は
第９図に示すとおりである。
第１０図は本発明第四実施例回路の原理的な回
路図である。この例は上記第三実施例と同様であ
るが、電源の通路にスイツチ２９を挿入し、抵抗
器１８および１９を直接結合トランス４の二次巻
線に接続したところに特徴がある。第１０図Ａは
パルス信号を送信するタイミングのスイツチの状
態を示し、同Ｂはパルス信号を送信しないタイミ
ングのスイツチの状態を示す。この例では、パル
ス信号を送信しないタイミングで電源が切り離さ
れその影響がなくなる。
路図である。この例は上記第三実施例と同様であ
るが、電源の通路にスイツチ２９を挿入し、抵抗
器１８および１９を直接結合トランス４の二次巻
線に接続したところに特徴がある。第１０図Ａは
パルス信号を送信するタイミングのスイツチの状
態を示し、同Ｂはパルス信号を送信しないタイミ
ングのスイツチの状態を示す。この例では、パル
ス信号を送信しないタイミングで電源が切り離さ
れその影響がなくなる。
第１１図は上記第四実施例回路の具体的な回路
図、第１２図はその制御信号の波形図である。上
記第三実施例回路と同様に理解することができる
ので説明は省略する。
図、第１２図はその制御信号の波形図である。上
記第三実施例回路と同様に理解することができる
ので説明は省略する。
以上説明したように、本発明によれば、線路に
パルス信号を送信しているタイミングではその出
力インピーダンスが小さく、送信信号の振幅が有
効に利用され、パルス信号を送信しないタイミン
グではその出力インピーダンスが線路の特性イン
ピーダンスに整合して、反射を減衰させ、外来雑
音の影響を除去することができる線路駆動回路を
えることができる。本発明の線路駆動回路は分岐
路の多い加入者線に実施してとくに有効である。
パルス信号を送信しているタイミングではその出
力インピーダンスが小さく、送信信号の振幅が有
効に利用され、パルス信号を送信しないタイミン
グではその出力インピーダンスが線路の特性イン
ピーダンスに整合して、反射を減衰させ、外来雑
音の影響を除去することができる線路駆動回路を
えることができる。本発明の線路駆動回路は分岐
路の多い加入者線に実施してとくに有効である。
第１図は本発明第一実施例回路の原理的な回路
図。第２図はその具体的な回路図。第３図はその
制御信号波形図。第４図は本発明第二実施例回路
の原理的な回路図。第５図はその具体的な回路
図。第６図はその制御信号波形図。第７図は本発
明第三実施例回路の原理的な回路図。第８図はそ
の具体的な回路図。第９図はその制御信号波形
図。第１０図は本発明第四実施例回路の原理的な
回路図。第１１図はその具体的な回路図。第１２
図はその制御信号波形図。
図。第２図はその具体的な回路図。第３図はその
制御信号波形図。第４図は本発明第二実施例回路
の原理的な回路図。第５図はその具体的な回路
図。第６図はその制御信号波形図。第７図は本発
明第三実施例回路の原理的な回路図。第８図はそ
の具体的な回路図。第９図はその制御信号波形
図。第１０図は本発明第四実施例回路の原理的な
回路図。第１１図はその具体的な回路図。第１２
図はその制御信号波形図。
Claims (1)
- 【特許請求の範囲】 １ 電源と、 この電源に一端が接続され送信情報にしたがつ
て制御されるスイツチ回路と、 このスイツチ回路の他端に一次巻線が接続され
た結合トランスと、 この結合トランスの二次巻線に接続され、通信
線路が接続される線路端子と を備えた線路駆動回路において、 上記電源は、上記結合トランスを介して上記線
路端子に現れるその電源のインピーダンスがその
線路端子に接続される通信線路の特性インピーダ
ンスより十分に低く設定され、 抵抗器を備え、 上記スイツチ回路は、上記一次巻線に上記電源
を接続するタイミング以外のタイミングでは上記
一次巻線を上記抵抗器に接続するように構成さ
れ、 上記抵抗器は、上記結合トランスを介して上記
線路端子に現れるその抵抗値がその線路端子に接
続される通信線路の特性インピーダンスに近似し
た値である ことを特徴とする線路駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6018484A JPS60203043A (ja) | 1984-03-27 | 1984-03-27 | 線路駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6018484A JPS60203043A (ja) | 1984-03-27 | 1984-03-27 | 線路駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60203043A JPS60203043A (ja) | 1985-10-14 |
| JPH0373187B2 true JPH0373187B2 (ja) | 1991-11-21 |
Family
ID=13134818
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6018484A Granted JPS60203043A (ja) | 1984-03-27 | 1984-03-27 | 線路駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60203043A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2590274B2 (ja) * | 1989-11-20 | 1997-03-12 | 富士通株式会社 | ドライバ回路 |
-
1984
- 1984-03-27 JP JP6018484A patent/JPS60203043A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60203043A (ja) | 1985-10-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |