JP2590274B2 - ドライバ回路 - Google Patents
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- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
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- H04L25/0264—Arrangements for coupling to transmission lines
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- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
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- H04L25/0272—Arrangements for coupling to multiple lines, e.g. for differential transmission
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Description
【発明の詳細な説明】 〔概要〕 パルストランスの１次側の負荷抵抗に規定の出力波高
値を有するパルスを出力する定電圧駆動型ドライバ回路
に関し、 出力パルスのアンダーシュートを低減することを目的
とし、 回線側を見たときの負荷抵抗が等価的に一次巻線に接
続されたパルストランスと、該パルストランスの二次巻
線の両端に基準電圧に応じて制御信号で制御自在なスイ
ッチがそれぞれ設けられ、該制御信号に応じて該基準電
圧を所望の極性で印加するか又は該基準電圧の印加を遮
断するスイッチ回路とよりなり、前記負荷抵抗に規定の
波高値のパルスを該パルストランスから出力するドライ
バ回路において、前記スイッチ回路と前記パルストラン
スの二次巻線との間に設けられ、該スイッチ回路の前記
基準電圧遮断時に該遮断開始時点より所定期間、該パル
ストランスの二次巻線を短絡する短絡手段を設けるよう
構成する。
値を有するパルスを出力する定電圧駆動型ドライバ回路
に関し、 出力パルスのアンダーシュートを低減することを目的
とし、 回線側を見たときの負荷抵抗が等価的に一次巻線に接
続されたパルストランスと、該パルストランスの二次巻
線の両端に基準電圧に応じて制御信号で制御自在なスイ
ッチがそれぞれ設けられ、該制御信号に応じて該基準電
圧を所望の極性で印加するか又は該基準電圧の印加を遮
断するスイッチ回路とよりなり、前記負荷抵抗に規定の
波高値のパルスを該パルストランスから出力するドライ
バ回路において、前記スイッチ回路と前記パルストラン
スの二次巻線との間に設けられ、該スイッチ回路の前記
基準電圧遮断時に該遮断開始時点より所定期間、該パル
ストランスの二次巻線を短絡する短絡手段を設けるよう
構成する。
本発明はドライバ回路に係り、特にパルストランスの
１次側の負荷抵抗に規定の出力波高値を有するパルスを
出力する定電圧駆動型ドライバ回路に関する。
１次側の負荷抵抗に規定の出力波高値を有するパルスを
出力する定電圧駆動型ドライバ回路に関する。
サービス総合ディジタル網（ISDN:Int−egrated Serv
ices Digital Network）は、電話、ファクシミリ通信、
データ通信、画像通信など、多様なサービスを総合的に
取扱えるディジタルネットワークである。このISDNにお
ける多目的エーザ・網インタフェースの規定点は、国際
電話電信諮問委員会（CCITT）のＩシリーズ勧告の中
で、第10図に示す如く定められている。
ices Digital Network）は、電話、ファクシミリ通信、
データ通信、画像通信など、多様なサービスを総合的に
取扱えるディジタルネットワークである。このISDNにお
ける多目的エーザ・網インタフェースの規定点は、国際
電話電信諮問委員会（CCITT）のＩシリーズ勧告の中
で、第10図に示す如く定められている。
同図中、１は回線終端装置（NT1）で、ディジタル加
入者線４を終端し、回線の同期確立、電力供給その他の
電気的接続機能を有する。２は宅内制御装置（NT2）
で、回線接続制御機能を有する。３は標準端末（TE1）
で、Ｉインタフェース勧告に準拠する端末機能を有す
る。これらの機能要素の分界点として、同図に示す如く
Ｔ点とＳ点が規定されている（なお、図示は省略した
が、その他にＲ点もターミナルアダプタと既存端末との
分界点として設定されている）。Ｔ点はユーザ側と網側
との責任分界点であり、Ｓ点は宅内制御装置２と標準端
末３との分界点を示す。
入者線４を終端し、回線の同期確立、電力供給その他の
電気的接続機能を有する。２は宅内制御装置（NT2）
で、回線接続制御機能を有する。３は標準端末（TE1）
で、Ｉインタフェース勧告に準拠する端末機能を有す
る。これらの機能要素の分界点として、同図に示す如く
Ｔ点とＳ点が規定されている（なお、図示は省略した
が、その他にＲ点もターミナルアダプタと既存端末との
分界点として設定されている）。Ｔ点はユーザ側と網側
との責任分界点であり、Ｓ点は宅内制御装置２と標準端
末３との分界点を示す。
ところで、このISDNのＳ点及びＴ点（以下、S/T点と
記す）には、インタフェース用の定電圧駆動型ドライバ
回路が設けられる。すなわち、回線終端装置１の宅内制
御装置２側出力端、宅内制御装置２の回線終端装置１側
及び標準端末３側の各出力端、並びに標準端末３の宅内
制御装置２側出力端の各々に、上記定電圧駆動型ドライ
バ回路が設けられる。
記す）には、インタフェース用の定電圧駆動型ドライバ
回路が設けられる。すなわち、回線終端装置１の宅内制
御装置２側出力端、宅内制御装置２の回線終端装置１側
及び標準端末３側の各出力端、並びに標準端末３の宅内
制御装置２側出力端の各々に、上記定電圧駆動型ドライ
バ回路が設けられる。
この定電圧駆動型ドライバ回路は出力パルス波形が規
定の許容範囲内に納まるように構成される必要がある。
定の許容範囲内に納まるように構成される必要がある。
第11図は従来のドライバ回路の一例の回路図を示す。
同図中、６は第１の基準電圧源で第１の基準電圧VR1を
発生し、７は第２の基準電圧源で第２の基準電圧VR2を
発生する。なお、VR1＞VR2である。また、S1,S2,S3及び
S4は夫々アナログスイッチで、アナログスイッチS1及び
S4は夫々第１の制御信号Ａによりスイッチング制御さ
れ、アナログスイッチS2及びS3は夫々第２の制御信号Ｂ
によりスイッチング制御される。
同図中、６は第１の基準電圧源で第１の基準電圧VR1を
発生し、７は第２の基準電圧源で第２の基準電圧VR2を
発生する。なお、VR1＞VR2である。また、S1,S2,S3及び
S4は夫々アナログスイッチで、アナログスイッチS1及び
S4は夫々第１の制御信号Ａによりスイッチング制御さ
れ、アナログスイッチS2及びS3は夫々第２の制御信号Ｂ
によりスイッチング制御される。
また、８はパルストランスで、一次巻線L1と二次巻線
L2との巻線比が1:nに設定されている。一次巻線L1側に
はパルストランス８から回線側を見た時の等価的な負荷
抵抗RLが接続されている。二次巻線L2の一端はアナログ
スイッチS1を介して基準電圧源６に接続される一方、ア
ナログスイッチS3を介して基準電圧線７に接続されてい
る。また二次巻線L2の他端はアナログスイッチS2を介し
て基準電圧源６に接続される一方、アナログスイッチS4
を介して基準電圧源７に接続されている。
L2との巻線比が1:nに設定されている。一次巻線L1側に
はパルストランス８から回線側を見た時の等価的な負荷
抵抗RLが接続されている。二次巻線L2の一端はアナログ
スイッチS1を介して基準電圧源６に接続される一方、ア
ナログスイッチS3を介して基準電圧線７に接続されてい
る。また二次巻線L2の他端はアナログスイッチS2を介し
て基準電圧源６に接続される一方、アナログスイッチS4
を介して基準電圧源７に接続されている。
次にかかる構成の従来のドライバ回路の動作について
説明する。第１の制御信号Ａは回線側への上パルス送信
用ディジタル制御信号であり、また第２の制御信号Ｂは
回線側への下パルス送信用ディジタル制御信号であり、
これらは同時にハイレベル（以下“H"と記す）となるこ
とはないが、同時にロールベル（以下“L"と記す）にな
ることはある。
説明する。第１の制御信号Ａは回線側への上パルス送信
用ディジタル制御信号であり、また第２の制御信号Ｂは
回線側への下パルス送信用ディジタル制御信号であり、
これらは同時にハイレベル（以下“H"と記す）となるこ
とはないが、同時にロールベル（以下“L"と記す）にな
ることはある。
まず、第12図にa1で示す如く制御信号Ａが“H"になる
と、同図にc1で模式的に示す如くアナログスイッチS1と
S4とが夫々オンとなる。この時、制御信号Ｂは第13図に
b1で示す如く“L"であるから、アナログスイッチS2及び
S3は夫々同図にd1で模式的に示す如くオフである。これ
により、パルストランス８の二次巻線L2の一端には基準
電圧VR1がアナログスイッチS1を介して印加され、か
つ、二次巻線L2の他端には基準電圧VR2がアナログスイ
ッチS2を介して印加され、電流i2が第11図に示す向きで
流れる。
と、同図にc1で模式的に示す如くアナログスイッチS1と
S4とが夫々オンとなる。この時、制御信号Ｂは第13図に
b1で示す如く“L"であるから、アナログスイッチS2及び
S3は夫々同図にd1で模式的に示す如くオフである。これ
により、パルストランス８の二次巻線L2の一端には基準
電圧VR1がアナログスイッチS1を介して印加され、か
つ、二次巻線L2の他端には基準電圧VR2がアナログスイ
ッチS2を介して印加され、電流i2が第11図に示す向きで
流れる。
これにより、パルストランス８の一次側の負荷抵抗RL
には次式 VRL＝（VR1−VR2/n （１） で表わされる波高値VRLのパルスが出力される。ここ
で、VR1＞VR2であるから、上記出力パルスの波高値VRL
はこの時第11図にe1で示す如く正のパルスである。
には次式 VRL＝（VR1−VR2/n （１） で表わされる波高値VRLのパルスが出力される。ここ
で、VR1＞VR2であるから、上記出力パルスの波高値VRL
はこの時第11図にe1で示す如く正のパルスである。
次に、制御信号Ａが第12図にa2で示す如く“L"になる
と、アナログスイッチS1及びS4が同図にC2で示す如く夫
々オフとなり、これによりパルストランス８の二次側に
は電圧が何も印加されなくなるため、出力パルスの波高
値VRLは同図にe2で示す如くゼロレベルとなる。
と、アナログスイッチS1及びS4が同図にC2で示す如く夫
々オフとなり、これによりパルストランス８の二次側に
は電圧が何も印加されなくなるため、出力パルスの波高
値VRLは同図にe2で示す如くゼロレベルとなる。
次に制御信号Ｂが第12図にb2で示す如く“H"になる
と、アナログスイッチS2及びS3が同図にd2で模式的に示
す如く夫々オンとなる。これにより、パルストランス８
の二次巻線L2には図示と反対方向に電流が流れ、一次巻
線L1には（１）式で表わされる負の波高値VRLのパルス
が取り出される。従って、負荷抵抗RLには第12図にe3で
示す如く下向きのパルス（下パルス）が印加される。
と、アナログスイッチS2及びS3が同図にd2で模式的に示
す如く夫々オンとなる。これにより、パルストランス８
の二次巻線L2には図示と反対方向に電流が流れ、一次巻
線L1には（１）式で表わされる負の波高値VRLのパルス
が取り出される。従って、負荷抵抗RLには第12図にe3で
示す如く下向きのパルス（下パルス）が印加される。
次に制御信号Ａが第12図にa1で示す如く“H"となると
（これに伴い制御信号Ｂは“L"となる）、前記と同様に
してアナログスイッチS1及びS4がオン（同図c3）、S2及
びS4がオフ（同図d3）に夫々切換り、出力パルスの波高
値VRLは上パルス（同図e4）の所定値となる。
（これに伴い制御信号Ｂは“L"となる）、前記と同様に
してアナログスイッチS1及びS4がオン（同図c3）、S2及
びS4がオフ（同図d3）に夫々切換り、出力パルスの波高
値VRLは上パルス（同図e4）の所定値となる。
このようにして、制御信号Ａ及びＢにより、パルスト
ランス８より負荷抵抗RLへ、伝送すべきデータが波高値
VRLのパルス、すなわちバイポーラ符号の形態で出力さ
れる。
ランス８より負荷抵抗RLへ、伝送すべきデータが波高値
VRLのパルス、すなわちバイポーラ符号の形態で出力さ
れる。
しかるに、上記の従来のドライバ回路では第12図にも
示したように、アナログスイッチS1〜S4が同時にオフと
なることがあるため、このときはパルストランス８の二
次側端子はハイインピーダンス状態となり、パルストラ
ンス８の二次側より負荷抵抗RL側を見た等価回路はこの
とき第13図に示す如く、パルストランス８のインダクタ
ンスＬと線間容量Ｃと負荷抵抗RLとからなる並列回路と
なる。
示したように、アナログスイッチS1〜S4が同時にオフと
なることがあるため、このときはパルストランス８の二
次側端子はハイインピーダンス状態となり、パルストラ
ンス８の二次側より負荷抵抗RL側を見た等価回路はこの
とき第13図に示す如く、パルストランス８のインダクタ
ンスＬと線間容量Ｃと負荷抵抗RLとからなる並列回路と
なる。
従って、アナログスイッチS2及びS3（又はS1及びS4）
がオフの状態のときにアナログスイッチS1及びS4（又は
S2及びS3）がオンからオフへ切換わった直後は負荷抵抗
RLの値が小さい場合には上記並列回路が線間容量Ｃに蓄
えられていた電荷を放電する減衰振動回路として作用す
る。この時、出力パルスは立下り（ゼロレベルへ近付く
方向へのパルスエッジ）時点であるため、第14図に実線
で示す如くアンダーシュートが生じてしまう。
がオフの状態のときにアナログスイッチS1及びS4（又は
S2及びS3）がオンからオフへ切換わった直後は負荷抵抗
RLの値が小さい場合には上記並列回路が線間容量Ｃに蓄
えられていた電荷を放電する減衰振動回路として作用す
る。この時、出力パルスは立下り（ゼロレベルへ近付く
方向へのパルスエッジ）時点であるため、第14図に実線
で示す如くアンダーシュートが生じてしまう。
第14図に実線で示す出力パルス波形は、同図に一点鎖
線で示す理想出力パルス波形に対して立上り（ゼロレベ
ルから遠ざかる方向へのパルスエッジ）は略同一である
が、立下りが上記理由によりアンダーシュートを生じ、
これがノイズの原因となったり、特にISDNのS/T点にお
けるCCITT勧告のI.430の8.5.3節で規定されているパル
スマスクを満足することができないという問題がある。
線で示す理想出力パルス波形に対して立上り（ゼロレベ
ルから遠ざかる方向へのパルスエッジ）は略同一である
が、立下りが上記理由によりアンダーシュートを生じ、
これがノイズの原因となったり、特にISDNのS/T点にお
けるCCITT勧告のI.430の8.5.3節で規定されているパル
スマスクを満足することができないという問題がある。
本発明は上記の点に鑑みなされたものであり、出力パ
ルスのアンダーシュートを低減することができるドライ
バ回路を提供することを目的とする。
ルスのアンダーシュートを低減することができるドライ
バ回路を提供することを目的とする。
第１図は本発明（以下、第１発明という）の原理構成
図を示す。同図中、10はパルストランスで、回線側を見
たときに負荷抵抗RLが等価的に一次巻線に接続されてい
る。20はスイッチ回路で、該パルストランスの二次巻線
の両端に基準電圧に応じて制御信号で制御自在なスイッ
チがそれぞれ設けられ、該制御信号に応じて該基準電圧
を所望の極性で印加するか又は基準電圧の印加を遮断す
る。これにより、パルストランス10の一次巻線より負荷
抵抗RLへ規定の波高値のパルスが出力される。
図を示す。同図中、10はパルストランスで、回線側を見
たときに負荷抵抗RLが等価的に一次巻線に接続されてい
る。20はスイッチ回路で、該パルストランスの二次巻線
の両端に基準電圧に応じて制御信号で制御自在なスイッ
チがそれぞれ設けられ、該制御信号に応じて該基準電圧
を所望の極性で印加するか又は基準電圧の印加を遮断す
る。これにより、パルストランス10の一次巻線より負荷
抵抗RLへ規定の波高値のパルスが出力される。
30は短絡手段で、スイッチ回路20の基準電圧遮断時
に、遮断開始時点からパルストランスの出力パルス幅よ
り短い所定期間、パルストランス10の二次巻線を短絡す
る。
に、遮断開始時点からパルストランスの出力パルス幅よ
り短い所定期間、パルストランス10の二次巻線を短絡す
る。
出力電流検出回路40はパルストランス11の出力電流を
検出する。また、制御回路50は上記検出出力電流が所定
値以下のときに、短絡手段30の短絡動作を不動作とする
制御を行なう。
検出する。また、制御回路50は上記検出出力電流が所定
値以下のときに、短絡手段30の短絡動作を不動作とする
制御を行なう。
本発明によれば、パルストランス10に基準電圧が供給
されない時はパルストランス10の二次側端子はハイイン
ピーダンス状態となるが、このときは短絡手段30により
基準電圧遮断開始時点より所定期間、パルストランス10
の二次巻線を短絡する。従って、第１発明ではパルスト
ランス10の二次側端子が短絡されたときの負荷抵抗RL側
を見た等価回路は第２図に示す如くになり、パルストラ
ンス10のインダクタンスL,線間容量Ｃ及び負荷抵抗RLの
各々が短絡された回路となる。
されない時はパルストランス10の二次側端子はハイイン
ピーダンス状態となるが、このときは短絡手段30により
基準電圧遮断開始時点より所定期間、パルストランス10
の二次巻線を短絡する。従って、第１発明ではパルスト
ランス10の二次側端子が短絡されたときの負荷抵抗RL側
を見た等価回路は第２図に示す如くになり、パルストラ
ンス10のインダクタンスL,線間容量Ｃ及び負荷抵抗RLの
各々が短絡された回路となる。
従って、スイッチ回路20によりパルストランス10への
基準電圧の印加が遮断された直後において、線間容量Ｃ
に蓄積されていた電荷は短絡手段30を介して瞬時に放電
し、減衰振動状態にならないようにできる。
基準電圧の印加が遮断された直後において、線間容量Ｃ
に蓄積されていた電荷は短絡手段30を介して瞬時に放電
し、減衰振動状態にならないようにできる。
ところで、負荷抵抗RLの値が所定値以上の場合は出力
パルスの立下り時に前記R,L,Cの並列回路に減衰振動電
流が流れず、過制動又は臨界制動の過渡電流が流れるた
め、出力パルスの立下り時にアンダーシュートは発生し
ない（立下り波形はある時定数をもって所定値に収束す
る）。そのため、パルストランス10への基準電圧の印加
が遮断された直後において、短絡手段30を動作させて第
２図に示す如き等価回路を形成すると、かえって過渡電
流が振動してしまう。
パルスの立下り時に前記R,L,Cの並列回路に減衰振動電
流が流れず、過制動又は臨界制動の過渡電流が流れるた
め、出力パルスの立下り時にアンダーシュートは発生し
ない（立下り波形はある時定数をもって所定値に収束す
る）。そのため、パルストランス10への基準電圧の印加
が遮断された直後において、短絡手段30を動作させて第
２図に示す如き等価回路を形成すると、かえって過渡電
流が振動してしまう。
しかし、本発明では出力電流検出手段40によりパルス
トランス10の負荷抵抗RLが一定値以上であることを出力
電流が所定値以下であることから検出し、出力電流が該
所定値以下であるときは制御回路50により短絡手段30の
短絡動作を不動作とする。
トランス10の負荷抵抗RLが一定値以上であることを出力
電流が所定値以下であることから検出し、出力電流が該
所定値以下であるときは制御回路50により短絡手段30の
短絡動作を不動作とする。
次に本発明の各実施例について説明する。第３図は本
発明の一実施例の回路図で、第１図と同一構成部分には
同一符号を付してあり、また第12図と同一構成部分には
同一符号を付し、その説明を省略する。第３図におい
て、短絡手段30はパルス作成回路31と閉ループ作成回路
32とから構成されている。
発明の一実施例の回路図で、第１図と同一構成部分には
同一符号を付してあり、また第12図と同一構成部分には
同一符号を付し、その説明を省略する。第３図におい
て、短絡手段30はパルス作成回路31と閉ループ作成回路
32とから構成されている。
パルス作成回路31は制御信号Ａ及びＢを入力信号とし
て受け、出力信号を閉ループ作成回路32へ供給する回路
であって、例えば第４図に示す如き回路構成とされてい
る。第４図中、制御信号Ａ及びＢは２入力OR回路311を
通してインバータ312及びディレイバッファ313に夫々供
給される。OR回路311の出力信号を第５図（Ａ）に示す
ものとすると、インバータ312からは同図（Ｂ）に示す
如く位相を反転した信号が取り出され、一方、ディレイ
バッファ313からは同図（Ｃ）に示す如く一定時間τ遅
延された信号が取り出される。
て受け、出力信号を閉ループ作成回路32へ供給する回路
であって、例えば第４図に示す如き回路構成とされてい
る。第４図中、制御信号Ａ及びＢは２入力OR回路311を
通してインバータ312及びディレイバッファ313に夫々供
給される。OR回路311の出力信号を第５図（Ａ）に示す
ものとすると、インバータ312からは同図（Ｂ）に示す
如く位相を反転した信号が取り出され、一方、ディレイ
バッファ313からは同図（Ｃ）に示す如く一定時間τ遅
延された信号が取り出される。
２入力AND回路314は上記のインバータ312及びディレ
イバッファ313の両出力信号の論理積をとり、第５図
（Ｄ）に示す如く、OR回路311の出力信号の立下り時
点、すなわち制御信号Ａ及びＢが夫々同時に“L"となっ
た時点から一定時間τの間、“H"のパルスを出力する。
イバッファ313の両出力信号の論理積をとり、第５図
（Ｄ）に示す如く、OR回路311の出力信号の立下り時
点、すなわち制御信号Ａ及びＢが夫々同時に“L"となっ
た時点から一定時間τの間、“H"のパルスを出力する。
なお、上記の一定時間τはパルストランス８の出力パ
ルス波形中の上パルス及び下パルス幅より小に設定され
ている。
ルス波形中の上パルス及び下パルス幅より小に設定され
ている。
次に閉ループ作成回路32の構成及び動作につき説明す
るに、閉ループ作成回路32は第６図に示す如くアナログ
スイッチ320から構成されている。このアナログスイッ
チ320は第１の端子321aが第３図のパルストランス８
（これは第1A図、第1B図のパルストランス10に相当す
る）の二次巻線L2の一端に接続され、また第２の端子
321bが上記パルストランス８の二次巻線L2の他端に接
続され、更に制御端子321cがパルス作成回路31の出力端
子（第４図のAND回路314の出力端子）に接続される。
るに、閉ループ作成回路32は第６図に示す如くアナログ
スイッチ320から構成されている。このアナログスイッ
チ320は第１の端子321aが第３図のパルストランス８
（これは第1A図、第1B図のパルストランス10に相当す
る）の二次巻線L2の一端に接続され、また第２の端子
321bが上記パルストランス８の二次巻線L2の他端に接
続され、更に制御端子321cがパルス作成回路31の出力端
子（第４図のAND回路314の出力端子）に接続される。
アナログスイッチ320は制御端子321cの入力信号が
“H"の期間オン、“L"の期間オフとなるスイッチで、例
えば電界効果トランジスタから構成されている。
“H"の期間オン、“L"の期間オフとなるスイッチで、例
えば電界効果トランジスタから構成されている。
上記の構成及び動作をするパルス作成回路31並びに閉
ループ作成回路32を備えた第３図に示す第１実施例のド
ライバ回路において、制御信号Ａ及びＢのいずれか一方
が“H"のときは、それらの論理和出力制御信号は第７図
（Ａ）に示す如く“H"であるが、この“H"期間t1〜t2は
パルス作成回路31の出力信号は前記したように第７図
（Ｂ）に示すように“L"であり、よってこの期間t1〜t2
は閉ループ作成回路32を構成するアナログスイッチ320
はオフである。
ループ作成回路32を備えた第３図に示す第１実施例のド
ライバ回路において、制御信号Ａ及びＢのいずれか一方
が“H"のときは、それらの論理和出力制御信号は第７図
（Ａ）に示す如く“H"であるが、この“H"期間t1〜t2は
パルス作成回路31の出力信号は前記したように第７図
（Ｂ）に示すように“L"であり、よってこの期間t1〜t2
は閉ループ作成回路32を構成するアナログスイッチ320
はオフである。
従って、制御信号Ａ及びＢのいずれか一方が“H"であ
る期間は、第１の基準電圧VR1と第２の基準電圧VR2との
差電圧（VR1−VR2）が正又は負の所望極性の基準電圧と
してパルストランス８の二次巻線L2に印加されるため、
従来回路と同様にパルストランス８から負荷抵抗RLへ上
パルス又は下パルスが出力される。ここでは、一例とし
て制御信号Ａが時刻t1〜t2の期間“H"であるものとする
と、パルストランス８より負荷抵抗RLへ出力されるパル
ス波形は第７図（Ｃ）に実線で示す如く上パルスにな
る。
る期間は、第１の基準電圧VR1と第２の基準電圧VR2との
差電圧（VR1−VR2）が正又は負の所望極性の基準電圧と
してパルストランス８の二次巻線L2に印加されるため、
従来回路と同様にパルストランス８から負荷抵抗RLへ上
パルス又は下パルスが出力される。ここでは、一例とし
て制御信号Ａが時刻t1〜t2の期間“H"であるものとする
と、パルストランス８より負荷抵抗RLへ出力されるパル
ス波形は第７図（Ｃ）に実線で示す如く上パルスにな
る。
次に時刻t2で制御信号Ａが“H"から“L"に変化したも
のとし、かつ、制御信号Ｂは引続き“L"であるものとす
ると、制御信号Ａ及びＢの論理和信号は第７図（Ａ）に
示す如く時刻t2で“L"に変化する。これにより、パルス
作成回路31は第４図及び第５図と共に説明したように時
刻t2から時刻t3までの一定期間τだけ第７図（Ｂ）に示
すように“H"の信号を閉ループ作成回路32へ出力する。
のとし、かつ、制御信号Ｂは引続き“L"であるものとす
ると、制御信号Ａ及びＢの論理和信号は第７図（Ａ）に
示す如く時刻t2で“L"に変化する。これにより、パルス
作成回路31は第４図及び第５図と共に説明したように時
刻t2から時刻t3までの一定期間τだけ第７図（Ｂ）に示
すように“H"の信号を閉ループ作成回路32へ出力する。
これにより、閉ループ作成回路32を構成するアナログ
スイッチ320は時刻t2〜t3の期間オンとなり、パルスト
ランス８の二次巻線の両端子と間を短絡する。この
結果、前記した原理により負荷抵抗RLとパルストランス
８とを含む回路の過渡電流は減衰振動せず、よってパル
ストランス８より負荷抵抗RLへ出力されるパルス波形は
第７図（Ｃ）に実線Ｉで示す如くに立下り、同図（Ｃ）
に破線IIで示すような従来回路で生じていたアンダーシ
ュートの発生を抑えることができ、ISDNのS/T点のCCITT
勧告のパルスマスクの規格を充分満足することできる。
スイッチ320は時刻t2〜t3の期間オンとなり、パルスト
ランス８の二次巻線の両端子と間を短絡する。この
結果、前記した原理により負荷抵抗RLとパルストランス
８とを含む回路の過渡電流は減衰振動せず、よってパル
ストランス８より負荷抵抗RLへ出力されるパルス波形は
第７図（Ｃ）に実線Ｉで示す如くに立下り、同図（Ｃ）
に破線IIで示すような従来回路で生じていたアンダーシ
ュートの発生を抑えることができ、ISDNのS/T点のCCITT
勧告のパルスマスクの規格を充分満足することできる。
第３図中、出力電流検出回路40はパルストランス８の
二次巻線L2に接続され、二次巻線L2に流れる電流を検出
し、その検出電流値が所定値以下のときに“L",該所定
値より大なるときに“H"の信号を出力する構成とされて
いる。
二次巻線L2に接続され、二次巻線L2に流れる電流を検出
し、その検出電流値が所定値以下のときに“L",該所定
値より大なるときに“H"の信号を出力する構成とされて
いる。
51は２入力AND回路で、制御回路50を構成しており、
出力電流検出回路40の出力信号とパルス作成回路31の出
力信号との論理積をとり、その出力信号を閉ループ作成
回路32へ制御信号として供給する。
出力電流検出回路40の出力信号とパルス作成回路31の出
力信号との論理積をとり、その出力信号を閉ループ作成
回路32へ制御信号として供給する。
ISDNのS/T点のインタフェース用に用いられる定電圧
駆動型ドライバ回路において、上記の負荷抵抗RLの値は
50Ωと400Ωの２種類規定されている。負荷抵抗RLが50
Ωのときは前記第１実施例により出力パルスのアンダー
シュートを抑えることができる。しかし、負荷抵抗RLが
400Ωのときはパルス立下り時にパルストランス８の二
次側を短絡すると、かえって出力パルスの立下り波形が
乱れてしまう。
駆動型ドライバ回路において、上記の負荷抵抗RLの値は
50Ωと400Ωの２種類規定されている。負荷抵抗RLが50
Ωのときは前記第１実施例により出力パルスのアンダー
シュートを抑えることができる。しかし、負荷抵抗RLが
400Ωのときはパルス立下り時にパルストランス８の二
次側を短絡すると、かえって出力パルスの立下り波形が
乱れてしまう。
そこで、本実施例ではパルストランス８の二次巻線L2
に流れる電流値が負荷抵抗RLの値が大になるほど減少す
ることに着目し、出力電流検出回路40により負荷抵抗RL
が50Ωか400Ωかを出力電流に基づいて検出し、負荷抵
抗RLが50Ωのときは“H",400Ωのときは“L"の検出信号
を出力させる。
に流れる電流値が負荷抵抗RLの値が大になるほど減少す
ることに着目し、出力電流検出回路40により負荷抵抗RL
が50Ωか400Ωかを出力電流に基づいて検出し、負荷抵
抗RLが50Ωのときは“H",400Ωのときは“L"の検出信号
を出力させる。
第８図は上記の出力電流検出回路40の一実施例の回路
図を示す。同図中、アナログスイッチS1及びS4,又はS2
及びS3がオンとなることにより、パルストランス８の二
次巻線L2を流れる出力電流ｉが基準電圧源７を介して
ｉ′とされて抵抗値ｒの抵抗41に供給される。これによ
り、抵抗41の両端にはｉ×ｒなる値の電圧Vrが発生す
る。この電圧Vrは出力電流ｉに応じた電圧であり、出力
電流ｉが流れている期間“H"である。従って、この電圧
Vrをボルテージホロワ42によりインピーダンス変換して
得られる電圧も第９図（Ａ），（Ｂ）に示す如く入力電
圧Vrと同じ波形となり、次段のコンパレータ43に供給さ
れ、ここで所定値VRの基準電圧と大小比較される。
図を示す。同図中、アナログスイッチS1及びS4,又はS2
及びS3がオンとなることにより、パルストランス８の二
次巻線L2を流れる出力電流ｉが基準電圧源７を介して
ｉ′とされて抵抗値ｒの抵抗41に供給される。これによ
り、抵抗41の両端にはｉ×ｒなる値の電圧Vrが発生す
る。この電圧Vrは出力電流ｉに応じた電圧であり、出力
電流ｉが流れている期間“H"である。従って、この電圧
Vrをボルテージホロワ42によりインピーダンス変換して
得られる電圧も第９図（Ａ），（Ｂ）に示す如く入力電
圧Vrと同じ波形となり、次段のコンパレータ43に供給さ
れ、ここで所定値VRの基準電圧と大小比較される。
負荷抵抗RLが50Ωのときは第９図（Ａ）に示す如く、
上記電圧ｂは出力電流ｉが400Ωのときに比し大である
から同図（Ａ）に破線で示す基準電圧VRよりも大であ
る。従って、コンパレータ43からは第９図（Ａ）にｃで
示す如く“H"の信号が取り出され、第９図のＤ型フリッ
プフロップ44のデータ入力端子に印加される。
上記電圧ｂは出力電流ｉが400Ωのときに比し大である
から同図（Ａ）に破線で示す基準電圧VRよりも大であ
る。従って、コンパレータ43からは第９図（Ａ）にｃで
示す如く“H"の信号が取り出され、第９図のＤ型フリッ
プフロップ44のデータ入力端子に印加される。
一方、制御信号Ａ及びＢが夫々供給される２入力NOR
回路45からは第９図（Ａ）にａで示す如く制御信号Ａ及
びＢの一方が“H"のときは“L"の信号が取り出されてＤ
型フリップフロップ44のクロック入力端子に印加され
る。このため、Ｄ型フリップフロップ44からは第９図
（Ａ）にｄで示す如く、制御信号Ａ及びＢの両方が同時
に“L"となった時点の第９図（Ａ）に示す信号ａの立上
り時点で、コンパレータ43の出力信号ｃをラッチして得
た“H"の検出信号が出力端子46へ出力される。
回路45からは第９図（Ａ）にａで示す如く制御信号Ａ及
びＢの一方が“H"のときは“L"の信号が取り出されてＤ
型フリップフロップ44のクロック入力端子に印加され
る。このため、Ｄ型フリップフロップ44からは第９図
（Ａ）にｄで示す如く、制御信号Ａ及びＢの両方が同時
に“L"となった時点の第９図（Ａ）に示す信号ａの立上
り時点で、コンパレータ43の出力信号ｃをラッチして得
た“H"の検出信号が出力端子46へ出力される。
他方、負荷抵抗RLが400Ωのときには、第９図（Ｂ）
に示す如く、電圧ｂが基準電圧VRよりも小であるため、
コンパレータ43の出力信号ｃは同図（Ｂ）に示す如く
“L"のままであり、よってＤ型フリップフロップ44のＱ
出力端子から端子46へ出力される検出信号も同図（Ｂ）
にｄで示す如く“L"のままである。
に示す如く、電圧ｂが基準電圧VRよりも小であるため、
コンパレータ43の出力信号ｃは同図（Ｂ）に示す如く
“L"のままであり、よってＤ型フリップフロップ44のＱ
出力端子から端子46へ出力される検出信号も同図（Ｂ）
にｄで示す如く“L"のままである。
これにより、AND回路51は負荷抵抗RLが50Ωのときに
はゲート「開」状態とされて、第１実施例と同様にパル
ス作成回路31の出力パルスを閉ループ作成回路32へ供給
させる。
はゲート「開」状態とされて、第１実施例と同様にパル
ス作成回路31の出力パルスを閉ループ作成回路32へ供給
させる。
これに対し、負荷抵抗RLが400Ωのときには出力電流
検出回路40の出力検出信号が“L"であり、AND回路51を
ゲート「開」状態とするので、パルス作成回路31の出力
パルスはAND回路51により阻止されて閉ループ作成回路3
2へ供給されない。このため、本実施例によれば、負荷
抵抗RLが400Ωのときには閉ループ作成回路32が不動作
状態とされ、従来のドライバ回路と同一の動作を行な
う。このとき、パルストランス８から負荷抵抗RLへ出力
されるパルス波形は立下りが或る時定数をもってゼロレ
ベルへ収束する波形となり、前記ISDNのS/T点のCCITT勧
告のパルスマスクの規格を充分満足することができる。
検出回路40の出力検出信号が“L"であり、AND回路51を
ゲート「開」状態とするので、パルス作成回路31の出力
パルスはAND回路51により阻止されて閉ループ作成回路3
2へ供給されない。このため、本実施例によれば、負荷
抵抗RLが400Ωのときには閉ループ作成回路32が不動作
状態とされ、従来のドライバ回路と同一の動作を行な
う。このとき、パルストランス８から負荷抵抗RLへ出力
されるパルス波形は立下りが或る時定数をもってゼロレ
ベルへ収束する波形となり、前記ISDNのS/T点のCCITT勧
告のパルスマスクの規格を充分満足することができる。
なお、本発明は以上の実施例に限定されるものではな
く、ISDNのS/T点のインタフェース用としてのみでな
く、他の定電圧駆動型ドライバ回路にも使用できる。
く、ISDNのS/T点のインタフェース用としてのみでな
く、他の定電圧駆動型ドライバ回路にも使用できる。
上述の如く、請求項１記載の発明によれば、パルスト
ランスの二次側を短絡してハイインピーダンス状態とな
らないようにしているため、出力パルスのアンダーシュ
ートを規定値内に押えることができ、よって出力パルス
のアンダーシュートによるノイズの影響を低減できると
共に、ISDNのS/T点のインタフェース用に使用した場合
はCCITT勧告のパルスマスクの規格を充分満足すること
ができ、更にパルストランスの一次側にノイズ低減用コ
ンデンサを設けなくともアンダーシュートによるノイズ
を低減できるから、本発明回路を大規模集積回路化した
場合はノイズ低減用コンデンサなどの外付け素子は不要
で同一チップ内にすべて組込めるので安価に構成するこ
とができる。
ランスの二次側を短絡してハイインピーダンス状態とな
らないようにしているため、出力パルスのアンダーシュ
ートを規定値内に押えることができ、よって出力パルス
のアンダーシュートによるノイズの影響を低減できると
共に、ISDNのS/T点のインタフェース用に使用した場合
はCCITT勧告のパルスマスクの規格を充分満足すること
ができ、更にパルストランスの一次側にノイズ低減用コ
ンデンサを設けなくともアンダーシュートによるノイズ
を低減できるから、本発明回路を大規模集積回路化した
場合はノイズ低減用コンデンサなどの外付け素子は不要
で同一チップ内にすべて組込めるので安価に構成するこ
とができる。
また、負荷抵抗の値に応じて常にアンダーシュートが
殆ど無い最適な波形のパルスを出力することができる等
の特長を有するものである。
殆ど無い最適な波形のパルスを出力することができる等
の特長を有するものである。
第１図は本発明の原理構成図、 第２図は本発明の要部の等価回路図、 第３図は本発明の一実施例の回路図、 第４図はパルス作成回路の一実施例の回路図、 第５図は第４図の動作説明用タイムチャート、 第６図は閉ループ作成回路の一実施例の回路図、 第７図は第３図の動作説明用タイムチャート、 第８図は出力電流検出回路の一実施例の回路図、 第９図は第８図の動作説明用タイムチャート、 第10図はユーザ・網インタフェースの規定点説明図、 第11図は従来のドライバ回路の一例の回路図、 第12図は第10図の動作説明用タイムチャート、 第13図は従来回路の要部の回路図、 第14図は従来回路の出力パルス波形図である。 図において、 8,10はパルストランス、 20はスイッチ回路、 30は短絡手段、 31はパルス作成回路、 32は閉ループ作成回路、 40は出力電流検出回路、 50は制御回路 を示す。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭58−77353（ＪＰ，Ａ) 特開 平２−42813（ＪＰ，Ａ) 特開 平１−226213（ＪＰ，Ａ) 実公 昭56−54682（ＪＰ，Ｙ２)
Claims (1)
- 【請求項１】回線側を見たときの負荷抵抗（RL）が等価
的に一次巻線に接続されたパルストランス（10）と、 該パルストランス（10）の二次巻線の両端に制御信号に
より制御自在なスイッチがそれぞれ設けられ、該制御信
号に応じて基準電圧を所望の極性で印加するか又は該基
準電圧の印加を遮断するスイッチ回路（20）とよりな
り、 前記負荷抵抗（RL）に規定の波高値のパルスを該パルス
トランス（10）から出力するドライバ回路において、 前記スイッチ回路（20）と前記パルストランス（10）の
二次巻線との間に設けられ、該スイッチ回路（20）の前
記基準電圧遮断時に該遮断開始時点から前記パルストラ
ンスの出力パルス幅より短い所定の期間、該パルストラ
ンス（10）の二次巻線を短絡する短絡手段（30）と、 前記パルストランス（10）の出力電流を検出する出力電
流検出回路（40）と、 該出力電流検出回路（40）により所定値以下の出力電流
が検出された時は前記短絡手段（30）を切断する制御回
路（50）とを有することを特徴とするドライバ回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30166589A JP2590274B2 (ja) | 1989-11-20 | 1989-11-20 | ドライバ回路 |
| CA 2029525 CA2029525A1 (en) | 1989-11-20 | 1990-11-08 | Constant voltage drive type driver circuit |
| EP19900121612 EP0428975B1 (en) | 1989-11-20 | 1990-11-12 | Constant voltage drive type driver circuit |
| KR1019900018590A KR940011281B1 (ko) | 1989-11-20 | 1990-11-16 | 정전압 구동형 드라이버 회로 |
| US08/191,582 US5517066A (en) | 1989-11-20 | 1994-02-03 | Constant voltage drive type driver circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30166589A JP2590274B2 (ja) | 1989-11-20 | 1989-11-20 | ドライバ回路 |
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| Publication Number | Publication Date |
|---|---|
| JPH03162036A JPH03162036A (ja) | 1991-07-12 |
| JP2590274B2 true JP2590274B2 (ja) | 1997-03-12 |
Family
ID=17899658
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30166589A Expired - Fee Related JP2590274B2 (ja) | 1989-11-20 | 1989-11-20 | ドライバ回路 |
Country Status (5)
| Country | Link |
|---|---|
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| EP (1) | EP0428975B1 (ja) |
| JP (1) | JP2590274B2 (ja) |
| KR (1) | KR940011281B1 (ja) |
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|---|---|---|---|---|
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| JP3365804B2 (ja) * | 1993-01-12 | 2003-01-14 | 株式会社日立製作所 | 通信回線駆動回路、及びインタフェース用ｌｓｉ、並びに通信端末装置 |
| EP0724345B1 (en) * | 1995-01-30 | 2001-10-10 | Alcatel | Transmission method and transmitter with a decoupled low level and at least one coupled high level, interface circuit and system component for a telecommunication network which includes such a transmitter |
| US5793812A (en) * | 1996-02-21 | 1998-08-11 | Hewlett-Packard Company | Line driver circuit for redundant timing signal generators |
| EP0858194A1 (de) * | 1997-02-10 | 1998-08-12 | Siemens Aktiengesellschaft | Verfahren und Busankoppler zum übertragerloser Ankoppeln einer Teilnehmerstation an einem Bus |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4121118A (en) * | 1976-07-07 | 1978-10-17 | Ohkura Electric Co., Ltd. | Bipolar signal generating apparatus |
| JPS5654682U (ja) * | 1979-10-05 | 1981-05-13 | ||
| WO1983000964A1 (en) * | 1981-09-05 | 1983-03-17 | Domenic Melcher | Converter with a plurality of adjustable additional outputs |
| JPS5877353A (ja) * | 1981-11-04 | 1983-05-10 | Shinko Electric Co Ltd | バイポ−ラ符号電送装置 |
| US4440979A (en) * | 1982-05-03 | 1984-04-03 | Gte Automatic Electric Incorporated | Current sink for DPT channel unit |
| JPS58205357A (ja) * | 1982-05-25 | 1983-11-30 | Nec Corp | 線路駆動回路 |
| JPS60203043A (ja) * | 1984-03-27 | 1985-10-14 | Nippon Telegr & Teleph Corp <Ntt> | 線路駆動回路 |
| US4615039A (en) * | 1984-10-01 | 1986-09-30 | National Semiconductor Corporation | Data network driver |
| JPS62183645A (ja) * | 1986-02-07 | 1987-08-12 | Nec Corp | 駆動回路 |
| NL8601331A (nl) * | 1986-05-26 | 1987-12-16 | At & T & Philips Telecomm | Zender voor isdn s-bus koppelvlakcircuit. |
| FR2606960A1 (fr) * | 1986-11-14 | 1988-05-20 | Efcis | Circuit d'emission de signaux numeriques pour un reseau telephonique |
| JP2710326B2 (ja) * | 1988-01-31 | 1998-02-10 | 日本電気株式会社 | 駆動回路 |
-
1989
- 1989-11-20 JP JP30166589A patent/JP2590274B2/ja not_active Expired - Fee Related
-
1990
- 1990-11-08 CA CA 2029525 patent/CA2029525A1/en not_active Abandoned
- 1990-11-12 EP EP19900121612 patent/EP0428975B1/en not_active Expired - Lifetime
- 1990-11-16 KR KR1019900018590A patent/KR940011281B1/ko not_active IP Right Cessation
-
1994
- 1994-02-03 US US08/191,582 patent/US5517066A/en not_active Expired - Fee Related
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| Publication number | Publication date |
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| EP0428975B1 (en) | 1997-09-10 |
| US5517066A (en) | 1996-05-14 |
| KR940011281B1 (ko) | 1994-12-03 |
| EP0428975A2 (en) | 1991-05-29 |
| EP0428975A3 (en) | 1992-12-30 |
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| JPH03162036A (ja) | 1991-07-12 |
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