JPS60203043A - 線路駆動回路 - Google Patents
線路駆動回路Info
- Publication number
- JPS60203043A JPS60203043A JP6018484A JP6018484A JPS60203043A JP S60203043 A JPS60203043 A JP S60203043A JP 6018484 A JP6018484 A JP 6018484A JP 6018484 A JP6018484 A JP 6018484A JP S60203043 A JPS60203043 A JP S60203043A
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- JP
- Japan
- Prior art keywords
- line
- circuit
- impedance
- switch
- transformer
- Prior art date
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- Granted
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- Dc Digital Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は、通信線路にパルス信号を送信する線路駆動回
路の改良に関する。とくに、結合トランスを介して通信
線路にパルス信号を送信する駆動回路に関する。
路の改良に関する。とくに、結合トランスを介して通信
線路にパルス信号を送信する駆動回路に関する。
従来の線路駆動回路は、大別して不整合形と整合形とが
ある。不整合形の線路駆動回路は、日本電信電話公社の
基本的な二線回線のＰＣＭ方式であるＰＣＭ−２４方式
に広〈実施された回路であり、パルス信号を送信するタ
イミングでは、線路から見た駆動回路のインピーダンス
はその線路の特性インピーダンスよりかなり低く、パル
ス信号を送信しないタイミングでは線路から見た駆動回
路のインピーダンスはほとんど開放（無限大）に設定さ
れている。また、整合形の線路駆動回路は、加入者線デ
ィジタル伝送路に適用するために設計された回路であっ
て、パルス信号を送信するタイミングおよびパルス信号
を送信しないタイミングのいずれでも、駆動回路は線路
の特性インピーダンスに整合する。
ある。不整合形の線路駆動回路は、日本電信電話公社の
基本的な二線回線のＰＣＭ方式であるＰＣＭ−２４方式
に広〈実施された回路であり、パルス信号を送信するタ
イミングでは、線路から見た駆動回路のインピーダンス
はその線路の特性インピーダンスよりかなり低く、パル
ス信号を送信しないタイミングでは線路から見た駆動回
路のインピーダンスはほとんど開放（無限大）に設定さ
れている。また、整合形の線路駆動回路は、加入者線デ
ィジタル伝送路に適用するために設計された回路であっ
て、パルス信号を送信するタイミングおよびパルス信号
を送信しないタイミングのいずれでも、駆動回路は線路
の特性インピーダンスに整合する。
不整合形の線路駆動回路は、構成が簡単であるが信号に
反射が発生し、伝送波形が劣化する欠点がある。とくに
、加入者線では分岐路が設けられるために、この影響が
大きくなる。一方、整合形の線路駆動回路は信号の消費
電力が大きい。すなわち、加入者線ディジタル伝送路で
は、インパルス性雑音など外来あるいは誘導の雑音によ
り伝送特性の劣化を避けるために、送信パルス信号の振
幅を大きくすることが必要であるが、整合形の線路駆動
回路は消費電力が大きいので、その振幅が小さくなって
雑音特性が悪くなる欠点がある。
反射が発生し、伝送波形が劣化する欠点がある。とくに
、加入者線では分岐路が設けられるために、この影響が
大きくなる。一方、整合形の線路駆動回路は信号の消費
電力が大きい。すなわち、加入者線ディジタル伝送路で
は、インパルス性雑音など外来あるいは誘導の雑音によ
り伝送特性の劣化を避けるために、送信パルス信号の振
幅を大きくすることが必要であるが、整合形の線路駆動
回路は消費電力が大きいので、その振幅が小さくなって
雑音特性が悪くなる欠点がある。
本発明は、反射が小さく、加入者線に使用しても分岐路
の影響が少なく、しかも送信パルス信号の振幅を大きく
とって、外来雑音の影響が小さい線路駆動回路を提供す
ることを目的とする。
の影響が少なく、しかも送信パルス信号の振幅を大きく
とって、外来雑音の影響が小さい線路駆動回路を提供す
ることを目的とする。
本発明は、パルス信号を送信するタイミングではその出
力インピーダンスが線路の特性インピーダンスより十分
に小さく信号振幅を大きくし、パルス信号を送信しない
タイミングではその出力インピーダンスが線路の特性イ
ンピーダンスに整合して反射が発生しないように構成さ
れたことを特徴とする。
力インピーダンスが線路の特性インピーダンスより十分
に小さく信号振幅を大きくし、パルス信号を送信しない
タイミングではその出力インピーダンスが線路の特性イ
ンピーダンスに整合して反射が発生しないように構成さ
れたことを特徴とする。
第１図は本発明第一実施例装置の原理的な回路図である
。第１図Ａはパルス信号を送信するタイミングの接続図
で、同Ｂはパルス信号を送信しないタイミングの接続図
である。端子１．１′は線路端子である。ＺＬは線路の
等価インピーダンスを示す。十Ｖは電源である。結合ト
ランス４の一次巻線はｍ絡端子１．１′に接続される。
。第１図Ａはパルス信号を送信するタイミングの接続図
で、同Ｂはパルス信号を送信しないタイミングの接続図
である。端子１．１′は線路端子である。ＺＬは線路の
等価インピーダンスを示す。十Ｖは電源である。結合ト
ランス４の一次巻線はｍ絡端子１．１′に接続される。
結合トランス４の二次巻線はスイッチ５および６を介し
て電源に接続される。またスイッチ８および９を介して
接地される。さらに抵抗器２．３およびスイッチ７．１
０を介して接地される。
て電源に接続される。またスイッチ８および９を介して
接地される。さらに抵抗器２．３およびスイッチ７．１
０を介して接地される。
すなわち、第１図Ａに示すタイミングでは、電源＋Ｖか
ら電流はスイッチ６、結合トランスの二次巻線、スイッ
チ８に流れ、このときには電源の低いインピーダンスが
結合トランスの一次巻線に直接接続されて、線路端子１
．１′に現れる出力インピーダンスはきわめて低くなる
。つぎに、第１図ｇに示すタイミングではスイッチ５お
よび６はいずれも開放状態になり、スイッチ７および１
０が閉じるので、結合トランスの一次巻線には抵抗器２
および３が直列に接続される。この抵抗器２および３の
直列抵抗値が、結合トランス４の二次側に変換されて、
線路端子ｌ、１′に接続される線路の特性インピーダン
スにほぼ等しくなるように設定される。つぎの位相では
第１図Ａの状態に戻るが、こんどは結合トランスの一次
巻線を電流が逆方向に流れるように、スイッチ５および
９が閉じて、スイッチ６および８が開く。
ら電流はスイッチ６、結合トランスの二次巻線、スイッ
チ８に流れ、このときには電源の低いインピーダンスが
結合トランスの一次巻線に直接接続されて、線路端子１
．１′に現れる出力インピーダンスはきわめて低くなる
。つぎに、第１図ｇに示すタイミングではスイッチ５お
よび６はいずれも開放状態になり、スイッチ７および１
０が閉じるので、結合トランスの一次巻線には抵抗器２
および３が直列に接続される。この抵抗器２および３の
直列抵抗値が、結合トランス４の二次側に変換されて、
線路端子ｌ、１′に接続される線路の特性インピーダン
スにほぼ等しくなるように設定される。つぎの位相では
第１図Ａの状態に戻るが、こんどは結合トランスの一次
巻線を電流が逆方向に流れるように、スイッチ５および
９が閉じて、スイッチ６および８が開く。
このように構成された線路駆動回路では、パルス信号を
送信しているタイミングでは、線路駆動回路の出力イン
ピーダンスはきわめて小さく、したがってその送信信号
の振幅はそのまま線路に現れる。しかし、パルス信号を
送信しないタイミングではその出力インピーダンスは線
路の特性インピーダンスに整合し、線路に生じる反射が
減衰される。
送信しているタイミングでは、線路駆動回路の出力イン
ピーダンスはきわめて小さく、したがってその送信信号
の振幅はそのまま線路に現れる。しかし、パルス信号を
送信しないタイミングではその出力インピーダンスは線
路の特性インピーダンスに整合し、線路に生じる反射が
減衰される。
第２図は上記実施例の具体的な回路図である。
各スイッチは第２図に示すように、半導体素子により構
成される。第２図に示すａ ％ ｆは各スイッチの制御
信号である。この制御信号は端子１０１に入力する情報
信号および端子１０２に入力するクロック信号から、制
御信号生成回路１０３により発生される。第３図ｇ −
ｆはこの制御信号ａ〜ｆのタイムチャートである。第３
図ｇは線路端子１．１′の信号を示す。
成される。第２図に示すａ ％ ｆは各スイッチの制御
信号である。この制御信号は端子１０１に入力する情報
信号および端子１０２に入力するクロック信号から、制
御信号生成回路１０３により発生される。第３図ｇ −
ｆはこの制御信号ａ〜ｆのタイムチャートである。第３
図ｇは線路端子１．１′の信号を示す。
制御信号生成回路１０３は、この例では記憶回路を備え
、この記憶回路にあらかじめ第３図ａ〜ｆに示すような
多数のパターンを書き込んでおき、端子１０１に入力す
る情報信号に応じてこのパターンの一つを読み出すよう
に構・成されたものである。この読み出すためのクロッ
ク信号として端子１０２に入力するクロック信号が使用
される。第３図の波形図で、左半分は情報人力ｒｌＪに
対する制御信号の波形であり、右半分は情報入力「０」
に対する波形である。
、この記憶回路にあらかじめ第３図ａ〜ｆに示すような
多数のパターンを書き込んでおき、端子１０１に入力す
る情報信号に応じてこのパターンの一つを読み出すよう
に構・成されたものである。この読み出すためのクロッ
ク信号として端子１０２に入力するクロック信号が使用
される。第３図の波形図で、左半分は情報人力ｒｌＪに
対する制御信号の波形であり、右半分は情報入力「０」
に対する波形である。
制御信号生成回路１０３は記憶回路を使用するもの以外
に、適宜のディジタル論理回路を使用することによりさ
まざまに構成することができる。
に、適宜のディジタル論理回路を使用することによりさ
まざまに構成することができる。
第４図は本発明第二実施例回路の原理的な回路図である
。この例は結合トランス４の二次巻線に接続する抵抗器
１５を１個のみにして、スイッチについても抵抗器に接
続するスイッチをスイッチ７のみにしたものである。そ
の他の構成は第１図で説明した第一実施例回路と同様で
ある。第１図Ａはパルス信号が送信されるタイミング、
第１図Ｂはパルス信号が送信されないタイミングの各ス
イッチの状態を示す。制御信号生成回路１０３の構成そ
の他についても同様である。
。この例は結合トランス４の二次巻線に接続する抵抗器
１５を１個のみにして、スイッチについても抵抗器に接
続するスイッチをスイッチ７のみにしたものである。そ
の他の構成は第１図で説明した第一実施例回路と同様で
ある。第１図Ａはパルス信号が送信されるタイミング、
第１図Ｂはパルス信号が送信されないタイミングの各ス
イッチの状態を示す。制御信号生成回路１０３の構成そ
の他についても同様である。
第５図はこの第二実施例回路の具体的な回路構成図であ
る。この制御信号ａ、ｂ、ｃ、ｈ、ｅは同様に制御信号
生成回路１０３で発生され、その信号波形は第６図に示
すとおりである。
る。この制御信号ａ、ｂ、ｃ、ｈ、ｅは同様に制御信号
生成回路１０３で発生され、その信号波形は第６図に示
すとおりである。
第７図は本発明第三実施例回路の原理的な回路図である
。この例は結合トランス４が平衡形であって、複極性の
パルス信号を送出することができる。また、各抵抗器１
８および１９はそれぞれコンデンサ２０および２１を介
して接続されている。第７図Ａはパルス信号「＋１」を
送信するタイミングのスイッチの状態を示す。パルス信
号「−１」を送信するときにはスイッチ２４が閉じ、ス
イッチ２５が開く。第７図Ｂはパルス信号を送信しない
タイミングのスイッチの状態を示す。
。この例は結合トランス４が平衡形であって、複極性の
パルス信号を送出することができる。また、各抵抗器１
８および１９はそれぞれコンデンサ２０および２１を介
して接続されている。第７図Ａはパルス信号「＋１」を
送信するタイミングのスイッチの状態を示す。パルス信
号「−１」を送信するときにはスイッチ２４が閉じ、ス
イッチ２５が開く。第７図Ｂはパルス信号を送信しない
タイミングのスイッチの状態を示す。
第８図は上記第三実施例回路の具体的な回路図である。
制御信号ｊ、に、ｉ、ｊ２はそれぞれ制御信号生成回路
１０３で発生され、その信号波形は第９図に示すとおり
である。
１０３で発生され、その信号波形は第９図に示すとおり
である。
第１０図は本発明第四実施例回路の原理的な回路図であ
る。この例は上記第三実施例と同様であるが、電源の通
路にスイッチ２９を挿入し、抵抗器１８および１９を直
接結合トランス４の二次巻線に接続したところに特徴が
ある。第１０図Ａはパルス信号を送信するタイミングの
スイッチの状態を示し、同Ｂはパルス信号を送信しない
タイミングのスイッチの状態を示す。この例では、パル
ス信号を送信しないタイミングで電源が切り離されその
影響がなくなる。
る。この例は上記第三実施例と同様であるが、電源の通
路にスイッチ２９を挿入し、抵抗器１８および１９を直
接結合トランス４の二次巻線に接続したところに特徴が
ある。第１０図Ａはパルス信号を送信するタイミングの
スイッチの状態を示し、同Ｂはパルス信号を送信しない
タイミングのスイッチの状態を示す。この例では、パル
ス信号を送信しないタイミングで電源が切り離されその
影響がなくなる。
第１１図は上記第四実施例回路の具体的な回路図、第１
２閣はその制御信号の波形図である。上記第三実施例回
路と同様に理解することができるので説明は省略する。
２閣はその制御信号の波形図である。上記第三実施例回
路と同様に理解することができるので説明は省略する。
以上説明したように、本発明によれば、線路にパルス信
号を送信しているタイミングではその出力インピーダン
スが小さく、送信信号の振幅が有効に利用され、パルス
信号を送信しないタイミングではその出力インピーダン
スが線路の特性インピーダンスに整合して、反射を減衰
させ、外来雑音の影響を除去することができる線路駆動
回路をえることができる。本発明の線路駆動回路は分岐
路の多い加入者線に実施してとくにを効である。
号を送信しているタイミングではその出力インピーダン
スが小さく、送信信号の振幅が有効に利用され、パルス
信号を送信しないタイミングではその出力インピーダン
スが線路の特性インピーダンスに整合して、反射を減衰
させ、外来雑音の影響を除去することができる線路駆動
回路をえることができる。本発明の線路駆動回路は分岐
路の多い加入者線に実施してとくにを効である。
第１図は本発明第一実施例回路の原理的な回路図。
第２図はその具体的な回路図。
第３図はその制御信号波形図。
第４図は本発明第二実施例回路の原理的な回路図。
第５図はその具体的な回路図。
第６図はその制御信号波形図。
第７図は本発明第三実施例回路の原理的な回路図。
第８図はその具体的な回路図。
第９図はその制御信号波形図。
第１０図は本発明第四実施例回路の原理的な回路図。
第１１図はその具体的な回路図。
第１２図はその制御信号波形図。
特許出願人 日本電信電話公社
代理人弁理士 井 出 直 孝
（Ａ）
招１ 圓
（Ａ）
把４ 園
（Ａ）
（Ｂ）
尼８ 國
Ｂ、−一」１−−３８丁しｍ−
ｙｆ＞９［２］
（Ａ）
も１０（２
Claims (1)
- 【特許請求の範囲】 （１１電源と、 この電源に一端が接続され送信情報にしたがって制御さ
れるスイッチ回路と、 このスイッチ回路の他端に一次巻線が接続された結合ト
ランスと、 この結合トランスの二次巻線に接続され、通信線路が接
続される線路端子と を備えた線路駆動回路において、 上記電源は、上記結合トランスを介して上記線路端子に
現れるその電源のインピーダンスがその線路端子に接続
される通信線路の特性インピーダンスより十分に低く設
定され、 抵抗器を備え、 上記スイッチ回路は、上記−次巻線に上記電源を接続す
るタイミング以外のタイミングでは上記−次巻線を上記
抵抗器に接続するように構成され、上記抵抗器は、上記
結合トランスを介して上記線路端子に現れるその抵抗値
がその線路端子に接続される通信線路の特性インピーダ
ンスに近似した値である ことを特徴とする線路駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6018484A JPS60203043A (ja) | 1984-03-27 | 1984-03-27 | 線路駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6018484A JPS60203043A (ja) | 1984-03-27 | 1984-03-27 | 線路駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60203043A true JPS60203043A (ja) | 1985-10-14 |
| JPH0373187B2 JPH0373187B2 (ja) | 1991-11-21 |
Family
ID=13134818
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6018484A Granted JPS60203043A (ja) | 1984-03-27 | 1984-03-27 | 線路駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60203043A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0428975A2 (en) * | 1989-11-20 | 1991-05-29 | Fujitsu Limited | Constant voltage drive type driver circuit |
-
1984
- 1984-03-27 JP JP6018484A patent/JPS60203043A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0428975A2 (en) * | 1989-11-20 | 1991-05-29 | Fujitsu Limited | Constant voltage drive type driver circuit |
| US5517066A (en) * | 1989-11-20 | 1996-05-14 | Fujitsu Limited | Constant voltage drive type driver circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0373187B2 (ja) | 1991-11-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |