JPS62193435A

JPS62193435A - 直列デ−タ伝送回路装置

Info

Publication number: JPS62193435A
Application number: JP62032577A
Authority: JP
Inventors: オツトー・ランク; マンフレート・ドムブロヴスキー
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1986-02-17
Filing date: 1987-02-17
Publication date: 1987-08-25
Also published as: CA1266310A; US4785465A; ATE66770T1; EP0234453B1; DE3772404D1; EP0234453A1

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野本発明は、特許請求の範囲第１項の−に１位概念に記載
の、複数の加入者間の直列データ伝送回路装置に関する
。

従来の技術この形式の回路装置は、雑誌Ｅｌｅｋｔｒｏｎｉｋ　６
／２３．３．１９８４年、第２４頁および　１２／１５
．６．１９８４年、第９７および第９８頁から既に、公
知である。

公知の回路装置は、それぞれデータ送信機およびデータ
受信機から成りかつ全二重または半二重作動に適してい
る、直列データ伝送のためのインターフェースモジュー
ルを含んでいる。

月６−′ｒｒｆ作市ｈアＬ十　吾わ〃ノ１ｒハ１１ｆ１
人央ｌ−上９１１アぞ−タ送信機の出力側は直接データ
受信機の入力側に接続されている。例えば計算機および
そこに接続されている周辺機器とすることができろ加入
者は、データバスに接続されている。それぞれの加入者
において、データ送信機およびデータ受信機は制御信号
によって作動状態または非作動状態に制御される。

更に、Ｔｅｘａｓ　ｉｎｓｔｒｕｍｅｎｔｓ社のデータ
ブーＩり、　Ｉｎｔｅｒｆａｃｅ　Ｃ１ｒｃｕｉｔｓ、
　１９８０年度版、第３８８頁から、バスがその両端に
おいて特性イ〉・ビーダンスのオーダにある抵抗によっ
て終端されでいる、インターフェースモジュールを有す
る回路装置が公知である。この種の抵抗は、非作動状態
にあるデータ送信機の出力側の内部低Ｕ［に比べて、デ
ータバスの心線間の電工か少なくとも近似的に値零を有
する程度に小さい。

冒頭に述べた形式の回路装置では、作動状態にある送信
機はその出力側において、入力側に加わるデータ信号の
論理レベルに依（￥４“る徂■を右する低）ｍ片の雷庄
消ンな乙の−で、いｄゞ君シ）時点においても常にデー
タ送信機のみが作動状態をとることができる。

この目的のために、加入者のデータ送信機を作動制御す
る制御信号をすべての他の加入者に伝送しかつそこで、
データバスの占ｎ期間中は作動制御を不可能にするため
に使用することができる。その際大概は、制御信号は制
御線またはデータバスに付加的に設けられている制御バ
スを介して伝送される。

発明が解決しようとする問題点本発明の課題は、特許請求の範囲第１項の」二位概念に
記載の回路装置を、加入者の相互制御が付加的な制御線
の助けを借りずにデータバスそれ自体で行われかつこの
制御は、加入者がそこから、バスが他の加入者によって
占有されていないときにバスにアクセスすることができ
ろようにように行われるように、構成することである。

問題点を解決するための手段および発明の作用および発
明の効果特許請求の範囲第１項の−Ｌ位概念に記載の回路装置に
おいて、データバスが占有されていないとき、すべての
データ送信機はその出力側が高抵抗である。本発明の範
囲内においてこの高抵抗のトライステート状態を制御の
目的に利用可能であるという認識から出発して、本発明
の回路装置は上述の課題の解決のために、特許請求の範
囲第１項の特徴部分に記載された構成において構成され
る。その際データ送信機は直接または、殊にモデムを備
えている伝送装置を介して間接的に、加入者に接続する
ことかできるデータバスが少なくとも１個所において負
荷されている負荷は、終端抵抗、識別回路の入力抵抗お
よび／または別の負荷抵抗によって形成することができ
る。殊に負荷は、全体または一部がデータ線の特性イン
ピーダンスのオーダにある終端抵抗から成っている。叩
らデータ線は、伝送すべきデータ信号の高いビットレー
トを考慮して備えている終端抵抗である。

データ送信機は、一方の出力端子が基準電位ないしアー
スに対して正の電位を有しかつ他方の出力端子が負の電
位を有するように、設定することができる。他方、作動
状態にあっては２つの出力端子の一方が第１の前原て決
められた電圧を有しかつ２つの出力端子の他方が第２の
、第１の電圧に比べて大きい、基準電位に対して同じ極
性の電圧を有するデータ送信機があり、この場合も異な
った極性の出力電圧が生じろ。この形式は殊に、インタ
ーフェースＲ５４８５、Ｒ１４２２または類似のものに
対して構成されているインターフェースモジュールのデ
ータ送信機である。インターフェースＲ９４８５は、２
線式データバスを介する半二重作動に対して公知であり
、インターフェースＦｔＳ４２２は、４線式データバス
を介する全または半二重作動に対して公知である。

既述の構成によって、加入者は簡単に実現可能な手段に
よりデータバスの占有状態を検出することができ、し、
かむこのために独自の制御バスを必要としないという利
点が生じる。特別育利には、１つまたは複数のモデムを
制御するために塞がり信号が、モデムの送信機がデータ
バスの占有状態に依存して作動または非作動状態に制御
されるように、使用される。１つのモデムがデータバス
を占有しているとき、別のモデムすべてのデータ送信機
は、このためにコストのかかる制御装置を有する切換装
置を必要とすることなく自動的に作動制御される。

識別回路は、巻線がデータバスの２つの心線に接続され
ておりかつデータ送信機が作動状態にあるとき、応動す
る無極リレーによって構成することができる。リレーの
巻線はデータバスを負荷しているので、データバスにお
いて、すべてのデータ送信機が非作動状態にありかつそ
れ故その出力側が比較的高抵抗の内部インピーダンスを
有するときには、リレーを励磁するのに十分な内部電圧
を形成することはできない。

これに対してデータ送信機が作動状態にあれば、データ
バスの心線間に伝送すべきデータに相応してその極性を
持続的に変化する電圧か生じる。リレーは無極であるの
で、その場合らリレーは応動する。

本発明の別の実施例において、本発明の回路装置は特許
請求の範囲第３項に記載のごとく構成される。その際デ
ータバスはホトカップラのダイオードによって、データ
送信機が作動状態にない場合にはデータバスに、ホトカ
ップラの応動を来すことになる電圧が形成されろことが
ないように、負荷される。これに対して、データ送信機
が作動状態にあれば、データバスには交番する極性の電
圧が形成される。当該パルスの極性に応じて、その都度
一方または他方のホトカップラが応動する。

特許請求の範囲第２項または第３項に記載の実施例にお
いては、識別回路自体か、識別回路の確実な機能を保証
するデータバスの負荷である。場合に応じてデータバス
に付加的な負荷、殊に終端抵抗を設けることができる。

データバスは少なくとも１個所において終端抵抗を備え
ているならば、本発明の別の実施例において識別回路は
排他的０１’ｌ素子によって形成することができる。そ
の際排他的ＯＲ素子はその入力側を比較的高抵抗とする
ことができる加入者は、データバスが既に別の加入者に
よって占有されているとき、データバスにアクセスする
ことは許されない。加入者がデータバスを占有したなら
ば、識別回路がこのことを検出する。しかしこの場合、
この加入者はデータバスを依然として使用することがで
きる。

加入者自体が、考察中の作動状態において加入者の自己
遮断を妨げる装置を含んでいなければ、占有状態基準を
、データバスが別の加入者によって占有されているとき
にのみ、加入者に転送するようにすれば効果的である。

加入者においてデータ送信機は制御信号を用いて作動制
御されるので、この制御信号によって、バスの検出され
た占有が場合に応じて当該加入者自体から派生するもの
なのかという点に関する判断基準を取り出すことができ
る。制御信号および占有状態判断基準の共通の評価また
は結合によって、データバスが当該加入者または別の加
入者によって占有されているのかが、検出される。その
際本発明の回路装置は有利には、特許請求の範囲第５項
に記載のごとくに構成される。

ＡＮＤ素子は一後ろで否定されるかまたは否定されない
制御回路の形式に応じて−、当該加入者自体がデータバ
スを占有しているとき、判断基準゛データバスは占有さ
れている”を阻止する。

有利にもノイズまたは切換過程によって生じるニードル
パルスを除去する装置は、本発明の別の実施例において
、特許請求の範囲第６項記戦の構成によって得られる。

その際ツユミツトトリガは同時に、ＡＮＤ素子として用
いられる特許請求の範囲第７項記載の構成は、ツユミツ
トトリガが同時にノイズを除去しかつ所望のＡＮＤ論理
結合ないしＮＡＮＤ論理結合を実現するという利点を有
する。

実施例次に本発明を図示の実施例につき図面を用いて詳細に説
明する。

第１図には、直列データ伝送回路装置が図示されている
。２線式バス６は、遠隔制御機器または遠隔制御装置の
複数の構成群を接続する。

そのうち図には、デジタル構成群りおよび伝送構成群Ｕ
が図示されている。データバス６の２つの心線６１およ
び６２は、データ伝送の他に、構成群の相互制御のため
に用いられる制御信号の交換のためにも利用される。

デジタル構成群りは、シーケンス制御のノこめの装置で
ありかつ加入者ｌとして、マイクロプロセッサによって
制御されるＵ　Ａ　Ｓ　ＲＴ　Ｉ　、インターフェース
モジュール２および識別回路３を含んでいる。

伝送構成群Ｕは、４線式低周波伝送線８に接続されてい
る、送信機７１および受信機７２を有するモデム７、イ
ンターフェースモジュール２ａおよび識別回路３ａを含
んでいる。モデム７は例えば、ＦＭ送信機およびＦＭ受
信機から成る。低周波伝送線８は、少なくとも１つの別
の加入者に導かれておりかつ図示の実施例では複数の局
ないし別の加入者を何する遠隔制御網の構成部分である
。伝送線は、入線８１および出線８２から成る４線式線
路である。必要に応じて、４線式線路の代わりに、２線
式線路を使用することができる。この場合、送信機７１
および受信機７２は２線式線路に接続されることになる
。

バスの２つの心線６１および６２に、別のデジタルおよ
び／または伝送構成群を接続することができる。別の構
成群は例えば、通報を入力または出力する特別な装置で
ある。別の伝送構成群は、デジタル構成群または伝送構
成群からバス６に送出される直列データを伝送線および
そこに接続されている局に転送するために用いることか
できる。

構成群とデータバス６との間のインターフェースとして
、データ送信機２２ないし２２　ａ　カ非作動状態にお
いてその出力側が高抵抗である、マルチポイントバス形
態に適しているインターフェースが用いられる。この種
のインターフェースは例えば、インターフェースＲ５４
８５である。

データバス６は一第１図とは異なって一公知のようにそ
の２つの端部をそれぞれ、２つの心線６１．６２間で特
性インピーダンスを有する抵抗によって終端することが
できる。すべての加入者は、図示されていないアース接
続体を介して共通のアース電位に接続されている。

データバス６に接続するために、図にはデジタル構成群
りおよび伝送構成ｎＵが図示されている構成群はそれぞ
れ、例えば型名５Ｎ７５１７６２Ｌとすることができる
インターフェースモジュール２ないし２ａを備えている
。

デジタル構成群りのインターフェースモジュール２にお
いて、データ送信機２２の出力端子ＡおよびＢは直接、
データ受信機２１の入力側に接続されている。端子Ａは
、データバス６の心線６１に導かれており、端子Ｂは、
心線６２に導かれている。

データ送信機２２およびデータ受信機２Ｉはそれぞれ、
制御端子が共通の制御線Ｃに導かれておりかつ制御信号
によって交互に作動および非作動に制御され、その結果
同一時点ではその韻文データ送信機２２またはデータ受
信機２１のいずれかのみが作動していることになる。

伝送構成群Ｕのインターフェースモノニール２ａは、デ
ジタル構成群りのインターフェースモジュール２と同様
に構成されている。データ送信機２２２Ｌの出力側は直
接、データ受信機２Ｉａの入力側に接続されている。デ
ータ送信機２２ａおよびデータ受信機２１２Ｌはそれぞ
れ、その制御端子が共通の制御線ｃａに導かれている。

デジタル構成群りのインターフェースモジュ°送構成群
Ｕのインターフェースモジュール２ａは、モデム７に接
続されている。

インターフェースモジュール２および２ａは、データバ
ス６とは反対側においてＴＴＬ論理レベルによって駆動
されるレベル変換器である。インターフェースモジュー
ル２において、制御線Ｃに加わるＴＴＬ論理レベルの論
理状態に応じて、データ受信機２１が作動されかつデー
タ送信機２２が非作動状態になるかまたはその逆である
。相応の方法において、インターフェースモジュール２
ａでは制御線Ｃａに加わる制御信号の論理レベルに依存
して、データ受信機２１ａが作動されかつデータ送信機
２２ａが非作動状態になるかまたはその逆である。

他方、デジタル構成群りにおいてデータ送信機２２のみ
を制御線Ｃを介して制御しかつデータ受信機２１は常時
作動接続状態にあるようにすると好都合なことがある。

この場合、デジタル構成ｉＤからバス６に送出されるデ
ータ信号＋＋　　　　　ｒｆｆｌ　　Ｉｌａ　　Ｌ−１
％’：　　ｍ　　Ｍ　　ナー　、＃　　１．−　１　　
ｑ玉＋７、−）−Ｍ−ｎ−％Ａデジタル構成群りにおい
てデータ受信機２１の出力側はＵＳＡＲＴ　ｌのデータ
入力側ａｌに導かれている。ＵＳ、ＡＲＴＩのデータ出
力側ｂ１には、データ送信機２２の入力側が接続されて
いる。データ受信機２１の制御入力側およびデータ送信
機２２の制御入力側は、直接相互接続されておりかつ制
御線Ｃに接続されている。

ＵＳＡＴ’（Ｔｌの制御出力側ｃ１はインバータ２３を
介してインターフェースモジュール２の制御線Ｃに導か
れている。

識別回路３は、巻線が直接データバス６の心線に接続さ
れている無極リレー３６を含んでいる。このリレー３６
の接点３７は、メーク接点である。このメータ接点は、
一方の側においてアースされておりかつ他方の側におい
て抵抗３５を介して正の補助電圧ないし給′ｒｉ電圧十
に導かれている。接点３７と抵抗３５との接続点にはイ
ンバータ３４の入力側が接続されている。

無極リレー３６は、励磁電流の方向に無関係に応動する
。

インバータ３４の出力側は、抵抗３３とコンデンサ３２
とから成るＲＣ素子を介して、シュミットトリガ３１の
信号入力側に導かれている。ンユミソトトリガ３１の制
御入力側は、ＵＳＡＲＴ　Ｉの制御出力側ｃｌに接続さ
れている。

シュミットトリガ３１の２つの入力側は、ＡＮＤ素子の
形に、接続されている。シュミットトリガ３１の反転出
力側は、制御線９１を介し。

てＵＳＡＩ’（ＴＩの制御入力側ｄｉに導かれている。

識別回路３ａは、巻線が直接データバス６の心線に接続
されている無極リレー３６ａを含んでいる。リレー３６
＋ａの接点３７ａは、メータ接点である。このメータ接
点は、一方においてアースされておりかつ他方において
抵抗３５ａを介して正の補助電圧ないし給電電圧−←に
導かれて゛いる。接点３７ａと抵抗３５ａとの接続点に
は、インバータ３４ａの入力側が接続されている。

インバータ３４ａの出力側はＪ抵抗３３ａとコンデンサ
３２ａとから成ろＲＣ素子を介して、シュミットトリガ
３１ａの信号入力側に導かれている。シュミットトリガ
３１ａの制御入力側は、モデム７の制御出力側ｃ７に接
続されている。

シュミットトリガ３１ａの２つの入力側は、ＡＮＤ素子
型に接続されている。ンユミットトリガ３１ａの反転出
力側は、制御線９１ａを介してモデム７の制御入力側ｄ
７１およびｄ７２に導かれている。

データ送信機２１およびデータ受信機２２ないしデータ
送信機２１ａおよびデータ受信機２２ａとして例えば、
型名５Ｎ７５１７６Ａのインターフェースモジュールま
たはμＡ９６１７６を使用することができる。

第１図に図示の遠隔制御局の送信の際、送信データはＵ
ＳＡＲＴＩの出力側ｂｌに加わり、ドライバとして用い
られる、インターフェースターフエースレベルに変換さ
れ　データバス６の線路６１および６２を介して伝送構
成群Ｕのインターフェースモジュール２ａのデータ受信
機２１ａに転送され、これによってＴＴＬ論理レベルに
変換されかつモデム７に含まれている送信機７１の入力
側ｂ７に送出される。

遠隔制御局の受信状態において受信データは、モデム７
に含まれている受信機７２の出力側ａ７に加わり、イン
ターフェースモジュールのデータ送信機２２ａにおいて
インターフェースレベルに変換され、データバス６の心
線６１゜６２を介してインターフェースモジュール２の
データ受信機２Ｉに転送され、これによってＴＴＬレベ
ルに変換されかつＵＳＡｒｔＴｌのデータ入力側ａｌに
送出される。

制御線ＣないしＣａにおける論理レベル０に相応して、
Ｒ５４８５データバス６のトライステート状態により接
続の構成群に、そこでデータバスにアクセスすることが
できることか、信Ｅ１．ｒ−レーーｙ’ｔｎ、ｊＪｅ４
ｑ７ｋｍｒ＋４Ｐｔジ、Ｊ、；＝゛−１？＋！”’）ｌ
−アクセスすると、データバスは非トライステート状態
をとる。この状態の評価は、制御信号を形成する別の構
成群に伝送されて、それにより制御線９１ないし９１ａ
が論理レベル０に切換られて、従って残りすべての構成
群の、バスへのアクセスが阻止される。更にこの制御信
号は、伝送構成群を制御するので、その送信機７１は伝
送線８に対して作動可能状態になりかつその受信機７２
は遮断される。

ＵＳＡＲＴは例えば、型名５ＡＢ８２５１とすることが
できる。

インターフェースモジュールの、バス６を介する制御は
、次の作動状態を有する：ａ）データバス６が占有されていない、即ちすべてのデ
ータ送信機２２．２２ａが高抵抗のトライステート状態
にあると、データバス６の２つの心線６１および６２は
ほぼ近似的に同じ電位をとる。というのはこれらはリレ
ー３６の抵抗を介して相互に接続されているからである
。この抵抗−場合に応じて別の負荷に接続されている−
は、非作動状態のデータ送信機の非常に高抵抗の出力抵
抗と関連して、巻数が大きい場合でも、比較的低抵抗で
ある。リレー３６．３６ａはブレーク状態にあり、その
接点３７．３７ａは開放されているその際、ＣＭＯＳイ
ンバータ３４ないし３４ａの入力側にはその都度、論理
レベルｌに相応する電圧が生ずる。それ故インバータ３
４および３４ａの出力側は論理レベル０を有する。従っ
てシュミットトリガ３１ないし３１ａの出力側は−その
制御入力側に供給される制御信号の論理レベルに無関係
に一輪理しベルｌに切換られる。

デジタル構成群りおよび場合に応じて別のデジタル構成
群において、制御線９１の論理ｌによりＵＳＡＲＴＩに
、データバス６が占有されていないことが信号により知
らされろ。この場合、遠隔制御回路網の低周波伝送線８
も占有されていない。伝送構成ｎｕおよび場合に応じて
別の伝送構成群において、制御線９１ａの論理１により
受信機７２は受信状態に制御されかつ送信機７１は遮断
される。

ｂ）データバス６がデジタル構成群りによって占有され
ていると、占有されているデジタル構成群においてＵＳ
ＡＲＴＩの制御出力側Ｃ１がそこに接続されている制御
線９２を論理０に切換える。インバータ２３はデータ送
信機２２を作動制御する。従ってデータ送信機２２は低
抵抗である。ＵＳＡＲＴＩのデータ出力側ｂ１における
論理状態に応じて、データバス６を介して論理ｌまたは
論理０が伝送される。

データ送信機２２．２２ａの出力端子Ａ、　Ｂが基準電
位に対してとることができる２つの前以て決められた電
圧は、同じ極性を有する。インターフェースＲ５４８５
の場合、論理レベルｌにおいてインターフェースモジュ
ール２の出力端子Ａにはアースに対して例えば電圧３，
７Ｖが加わりかつ出力端子Ｂには例えば電圧１．Ｉ　Ｖ
が加わる。論理レベル０において、出力端子Ａには例え
ば電圧１．１Ｖが加わりかつ出力端子Ｂには例えば電圧
３．７ｖが加わる。従って、作動状態にあるインターフ
ェースモジュールおよびこれにより占有されているバス
６において基本的に、２つの心線６１または６２の一方
には低い電位、例えば１．１Ｖが生じかつ他方の心線に
は例えば３，７■の高い電位が生じる。この電圧差によ
り、リレー３６２Ｌが応動することになる。それ故にす
べての構成群において、インバータ３４ないし３４ａの
出力側は論理レベルｌに切換イつる。

作動状態にあるデジタル構成群りにおいて、この信号は
転送されな°・。その理由は、シュミットトリガ３１が
ＬＪ　Ｓ　Ａ　ＲＴ　Ｉの制御出力側Ｃ１の論理０によ
って遮断されているからであるこれに対して考察中の作
動状態において、場合により設けられている別の、図示
されていないデジタル構成群は作動状態にはないので、
ノュミットトリガは論理ｌによって開放される。

従ってそこで、インバータの出力側における論理ｌが後
置接続されているシュミットトリガを介して制御線を論
理０に制御し、ＵＳＡＲＴ　１に、データバス６が別の
構成群によって占ａされておりかつ従ってデータバス６
へのアクセスは阻止されていることが、通報される。

伝送構成群Ｕおよび場合に応じて別の伝送構成群におい
て、インバータ３４ａの出力側における８に理ｌが後置
接続されているシュミットトリガ３１ａを介して制御線
９１ａを論理レベル０に制御し、従って受信機７２を遮
断しかつ送信機７１を作動接続する。

Ｃ）データバス６が伝送構成群Ｕによって占有されてい
るならば、受信機７２は低周波線路８を介して遠隔制御
回路網からの電信を受信する。制御線９２ａは論理０に
切換わり、従ってシュミットトリガ３１ａを遮断しかつ
インバータ２３ａを介してデータ送信機２２ａを作動制
御し、その結果この送信機はデータバス６に基いて動作
する。別の伝送構成群が、伝送構成群Ｕに代わってデー
タバス６を占有している場合には、別の伝送構成群に対
しても相応のことが当てはまる。

データバス６に接続されているデジタル構成群りにおい
てリレー３６が占有状態を識別しかつインバータ３４が
、制御線９【を介してＵＳＡＲＴ　１の制御信号入力側
ｄｉに達する論理０によって、ＵＳＡＲＴＩに対してバ
ス６へのアクセスを阻止する。同じことが場合により、
バス６に接続されている別のデジタル構成群に対しても
当てはまる。

別の伝送構成群Ｕがバス６に接続されているならば、そ
のリレーが占有状態を識別しかつインバータ３４ないし
３４ａが後置接続されているシュミットトリガ３１ない
し３１ａを介して受信機７２を遮断しかつデータ送信機
７１を作動接続する。

この回路装置を用いて、伝送構成群間に付加的な論理結
合素子または制御信号線を必要とすることなく、特別簡
単な方法において分岐機能が実現される。

図示の回路装置の変形例において、更に、受信機をデー
タバスの占有状態に従って作動または非作動制御するの
ではなく、その制御入力側をアース電位に固定接続して
おくことによって、常時受信状態に保持しておくように
しても、効果的である。

第２図は、第１図の直列データ伝送回路装置において、
識別回路３ないし３ａに代わって使用することができる
識別回路を示す。デジタル構成群りの識別回路３は、逆
並列に接続されている入力側が抵抗４０を介してデータ
バス６の心線６！および６２に接続されているホトカッ
プラ３８および３９を含んている。一方の極がアース接
続されている、ホトカップラ３８および３９の出力側は
、ＯＲ論理結合素子の形式に従って相互に接続されてお
りかつインバータ３４の入力側に導かれている。

データバス６を介してデータか伝送されると、一方が図
示の位置にありかつ他方が分離位置にある２つの逆並列
に接続されているダイオードの１つがその都度応動する
。２つのホトカップラの１つが導通されていると、イン
バータ３４が、データバス６か占有されていることを、
通報する。

第３図の直列データ伝送回路装置では、デジタル構成群
とデータバスしか図示されていない。別のデジタルまた
は伝送構成群は、第１図に図示の構成群から、識別回路
３ないし３ａとして第３図に図示のものが使用されるこ
とから、明らかである。識別回路３は、入力側が抵抗４
２ないし４３を介してデータバス６の心線６１ないし６
２に接続されている排他的ＯＲ素子４１を含んでいる。

排他的ＯＲ素子４１の出力側は、ＲＣ素子３２．３３を
介してシュミットトリガ３１に導かれている。

データバス６に、抵抗５１および５２が接続されている
。これら抵抗は、データバス６の心線６１および６２が
、データ送信機か非作動状態にあるとき、実際に同一の
電位をとるように、選定されている。抵抗５１および５
２として、−有利には線路の端部にある加入者において
一比較的高いビットレートを有するデータ伝送を可能に
するために、データバスを公知の方法においてその特性
インピーダンスにより終端する特別な終端抵抗が用いら
れる。排他的ＯＲ素子４１は例えば、この種のものとし
ては比較的高抵抗の入力側を有し、かつ入力側における
その切換レベルが例えば５■を有する給電電圧のほぼ半
分にあるＣＭＯ９論風結台風結合素子。

データバス６の２つの心線６１および６２が同じ電位を
有するならば、排他的ＯＲ素子は、データバス６が空き
状態にあることを、識別する。データ線路６１および６
２における電位が相互に異なっている場合、排他的ＯＲ
素子４１は、データバス６が占有されていることを、通
報する。

【図面の簡単な説明】

第１図は、リレーを含む識別回路を有する、データバス
を介して相互に接続されている複数のデジタルおよび伝
送構成群間の直列データ伝送回路装置のブロック回路図
であり、第２図は、オプトカップラを有する識別回路の
回路図であり、第３図は、直列データ伝送回路装置のう
ち識別回路に排他的ＯＲ素子を有するデジタル構成群を
示す回路図である。１−ＵＳＡＲＴ、２，２　ａ−インターフェースモジュ
ール、３．３ａ・・・識別回路、６・・データバス、７
・・・モデム、８・・・伝送線、２１，２１ａ・・・デ
ータ受信機、２２，２２ａ・・・データ送信機、２３，
２３ａ、３４．３４ａ・・・インバータ、３１，３１ａ
−シュミットトリガ、３６．３６ａ・・・リレー、３８
．３９・・・ホトカップラ、４１．４１ａ−排他的ＯＲ
素子、６１．６２・・・データバスの心線、９１，９１
ａ、９２ａ・・・制御線、Ｄ・・・デジタルホ＋、Ｈ成
群、Ｕ・・・伝送構成群、−１゜゛（

Claims

【特許請求の範囲】１、少なくとも２つのデータ送信機（２２、２２ａ）を
備え、該送信機の出力端子（Ａ、Ｂ）は２つの心線（６
１、６２）を有する、同一のデータバス（６）に接続さ
れており、それぞれ制御入力側は制御装置に接続されて
おりかつ該制御装置によって、常時最高でも前記データ
送信機（２２、２２ａ）の１つが作動状態にあるように
、制御可能であり、その際作動状態にあるデータ送信機
はその都度入力側に加わるデータ信号の状態に依存して
第１または第２の極性の電圧を前記データバス（６）に
送出し、かつ非作動状態にあるデータ送信機（２２、２
２ａ）は出力側が作動状態にあるデータ送信機より大き
な内部抵抗を有しかつ前記データバス（６）に、差動増
幅器の形式に従ってその出力側が、入力電圧が存在する
際にその極性に依存して２つの前以て決められた信号状
態の１つをとる、少なくとも１つのデータ受信機（２１
、２１ａ）が接続されており、その際前記データバス（
６）は少なくとも１つの個所において、前記２つの心線
（６１、６２）間に作用する、データバス（６）の心線
間の電圧がデータ送信機（２２、２２ａ）が作動状態に
ない場合少なくとも近似的に値零を有するように設定さ
れている負荷によって負荷されている、少なくとも２つ
の加入者間の直列データ伝送回路装置において、制御装置の少なくとも１つに、識別回路（３）が前置接
続されており、該識別回路はその出力側から、データバ
ス（６）の心線（６１、６２）に少なくとも近似的に同
じ電圧が加わっている際、第１の論理状態を有する空き
信号を制御装置（１、２３；７、２３ａ）に送出しかつ
データバス（６）の心線（６１、６２）に異なった電圧
が加わっている際、第２の論理状態を有する塞がり信号
を前記制御装置に送出することを特徴とする直列データ
伝送回路装置。２、識別回路は、無極リレーによって形成されている特
許請求の範囲第１項記載の直列データ伝送回路装置。３、識別回路はそれぞれ２つのホトカップラ（３８、３
９；３８ａ、３９ａ）を含んでおり、該ホトカップラの
入力側は逆並列接続回路にてデータバスに接続されてお
りかつ前記並列接続回路は抵抗（３５、３５ａ）を介し
て直列電圧源に接続されており、かつホトカップラ（３
８、３９；３８ａ、３９ａ）と抵抗（３５、３５ａ）と
から成る直列回路は、識別回路（３、３ａ）の入力側に
加わる論理レベルが等しい場合、その出力側から第１の
論理状態を有する空き信号を制御装置（１、２３；７、
２３ａ）に送出しかつ識別回路（３、３ａ）の入力側に
加わる論理レベルが等しくない場合、第２の論理状態を
有する塞がり信号を制御装置に送出する特許請求の範囲
第１項記載の直列データ伝送回路装置。４、データバス（６）が少なくとも１つの個所において
終端抵抗を備えている場合には、識別回路は排他的ＯＲ
素子によって形成されている特許請求の範囲第１項記載
の直列データ伝送回路装置。５、所属のデータ送信機（２２、２２ａ）に前置接続さ
れている加入者の制御入力側にそれぞれ１つのＡＮＤ素
子が前置接続されており、該ＡＮＤ素子は第１入力側が
識別回路に接続されておりかつ第２入力側が当該のデー
タ送信機（２２、２２ａ）とともに加入者によって、デ
ータ送信機（２２、２２ａ）が非作動制御されている場
合にのみ前記ＡＮＤ素子が準備状態になるように制御可
能である特許請求の範囲第１項から第４項までのいずれ
か１項記載の直列データ伝送回路装置。６、評価装置の出力側は、ＲＣ素子（３３、３２）を介
してシュミットトリガ（３１）に導かれている特許請求
の範囲第３項記載の直列データ伝送回路装置。７、シュミットトリガ（３１）はＡＮＤ素子として構成
されている特許請求の範囲第３項または第４項に記載の
直列データ伝送回路装置。