JPS5873256A - 送受信回路 - Google Patents
送受信回路Info
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- JPS5873256A JPS5873256A JP17167281A JP17167281A JPS5873256A JP S5873256 A JPS5873256 A JP S5873256A JP 17167281 A JP17167281 A JP 17167281A JP 17167281 A JP17167281 A JP 17167281A JP S5873256 A JPS5873256 A JP S5873256A
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- JP
- Japan
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- transmission line
- terminal
- receiving
- receiving circuit
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- Pending
Links
- 230000005540 biological transmission Effects 0.000 title claims abstract description 30
- 230000002457 bidirectional effect Effects 0.000 claims description 9
- 238000010586 diagram Methods 0.000 description 12
- 206010011878 Deafness Diseases 0.000 description 1
- 230000015784 hyperosmotic salinity response Effects 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
- 230000000644 propagated effect Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L5/00—Arrangements affording multiple use of the transmission path
- H04L5/14—Two-way operation using the same type of signal, i.e. duplex
Landscapes
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Computer Networks & Wireless Communication (AREA)
- Bidirectional Digital Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は情報処理に用いられる論理回蕗Ｉ／ｃ関するも
のでめる。
のでめる。
最初に従来よく用いられている双方向性、送受信回路に
ついて説明する。第１図に伝送線路３０両地圧接続され
た一対の送受信回路１．２を示し、纂２図にこの系の真
理値、第３図に送受信回路の詳細図を示す、まず、最初
に論理的動作を説明する。送受信回路ｌの内部にある駆
動回路１００入力端子４に印加した信号が、送受信回路
２の内部にある受信回路１３の出力端子７に現われ、同
僚に送受信回路２の駆動回路１２０入力端子６に印加し
た信号が送受信回路ｌの受信回路１１の出力端子５に現
われる。このように回路１から２へ。
ついて説明する。第１図に伝送線路３０両地圧接続され
た一対の送受信回路１．２を示し、纂２図にこの系の真
理値、第３図に送受信回路の詳細図を示す、まず、最初
に論理的動作を説明する。送受信回路ｌの内部にある駆
動回路１００入力端子４に印加した信号が、送受信回路
２の内部にある受信回路１３の出力端子７に現われ、同
僚に送受信回路２の駆動回路１２０入力端子６に印加し
た信号が送受信回路ｌの受信回路１１の出力端子５に現
われる。このように回路１から２へ。
２から１に信号が伝達されるのであるがこの２つの信号
の伝播を時間的に同時に可能ならしめる。
の伝播を時間的に同時に可能ならしめる。
１１！１図に於て抵抗器１４．１５は伝送線路の特性イ
ンビダンスに一致させて反射歪の発生を防ぐ軒端抵抗器
でめ〕、抵抗器１６．１７は端子８．９を電源−テに接
続することによって、駆動電流の値を決定する抵抗器で
ある。このような送受信回路１，２１２：）詳細図を第
３図に示す、菖３図は従来よく用いられている送受信回
路の詳細図を示す。
ンビダンスに一致させて反射歪の発生を防ぐ軒端抵抗器
でめ〕、抵抗器１６．１７は端子８．９を電源−テに接
続することによって、駆動電流の値を決定する抵抗器で
ある。このような送受信回路１，２１２：）詳細図を第
３図に示す、菖３図は従来よく用いられている送受信回
路の詳細図を示す。
駆動回路出力と受信回路入力の兼用端子１８．駆動回路
入力端子１９．駆動電流決定のための抵抗器接続端子２
０．受信回路出力端子２１電源電圧ＶＯＯｓ Ｖｍｌの
供給端子２２．２３．基準電位−ＶＲｓ ｓ Ｖ＆ ノ
供給端子２４．２５と−ｔ、６．伝送−路の終端抵抗Ｒ
１を端子１８と２２の藺に駆動電流決定用の抵抗！ｉ！
Ｒ奪を端子２０と２３０関に挿入する。トランジスタ
２６０ベース、二き、夕闇の電位をＶｌｌとすると駆動
電流Ｉｏは次式のようになる。
入力端子１９．駆動電流決定のための抵抗器接続端子２
０．受信回路出力端子２１電源電圧ＶＯＯｓ Ｖｍｌの
供給端子２２．２３．基準電位−ＶＲｓ ｓ Ｖ＆ ノ
供給端子２４．２５と−ｔ、６．伝送−路の終端抵抗Ｒ
１を端子１８と２２の藺に駆動電流決定用の抵抗！ｉ！
Ｒ奪を端子２０と２３０関に挿入する。トランジスタ
２６０ベース、二き、夕闇の電位をＶｌｌとすると駆動
電流Ｉｏは次式のようになる。
Ｉ ｏ ＝Ｋ （ＶＲＩ −Ｖａｎ −Ｖｍｍ） ／
Ｒｍ但しＫは比例定数である。
Ｒｍ但しＫは比例定数である。
駆動回路の入力端子１９を低レベルにしたとき。
トランジスタ２７．２８は共にカットオフでＦｈ駆動回
路はオフになり、受信回路の閾値を表すポイント３０の
電位はｉ１４図に示すようＫＶ４ｈ、でである、端子１
９を高レベルにするとトランジスタ２７，２８は共にオ
ンになり駆動回路はＩｏの電流を供給し、ポイント３０
はＶｔｈ、の電位に５゜終端抵抗Ｒ，と駆動電流決定用
の抵抗器Ｒ２をそれぞれ端子１８と２２の間、端子２０
と２３の間に挿入した第３図と全く同じ送受信回路２個
を第１図に示すように伝送線路の両端に設置した場合の
電圧レベルについて考えてみる。駆動回路が２個共にオ
フのとき％線路の電位はＶＣＣになる。２個の駆動回路
のうち、どちらか一方の駆動回路のみがオンのとき、回
路の電位はＶ（Ｂ、） −１ｏＸＲ，／２である。ｍ動
回路が２傭兵オンのとき線路の電位はｖｃ（！ −Ｉ
ｏＸＲｌである。仁れを第４−に示す。
路はオフになり、受信回路の閾値を表すポイント３０の
電位はｉ１４図に示すようＫＶ４ｈ、でである、端子１
９を高レベルにするとトランジスタ２７，２８は共にオ
ンになり駆動回路はＩｏの電流を供給し、ポイント３０
はＶｔｈ、の電位に５゜終端抵抗Ｒ，と駆動電流決定用
の抵抗器Ｒ２をそれぞれ端子１８と２２の間、端子２０
と２３の間に挿入した第３図と全く同じ送受信回路２個
を第１図に示すように伝送線路の両端に設置した場合の
電圧レベルについて考えてみる。駆動回路が２個共にオ
フのとき％線路の電位はＶＣＣになる。２個の駆動回路
のうち、どちらか一方の駆動回路のみがオンのとき、回
路の電位はＶ（Ｂ、） −１ｏＸＲ，／２である。ｍ動
回路が２傭兵オンのとき線路の電位はｖｃ（！ −Ｉ
ｏＸＲｌである。仁れを第４−に示す。
即ち、自分自身の駆動回路のオン／オフに対応させて電
流源３１管用いて受信回路の１ｉｌｌｌ値を表すポイン
ト３０の電位をＶｔｈ、／Ｖｔｈ、と変化させることに
よって同時に双方向信号の送受を可能にしているのであ
る。このような受信回路の構成は１つの受信回路で済ま
せる仁とができる上に、遅延時間の点でも有利であるが
１反面、ｌｌ音余裕度の設計では苦しくなる。即ち、３
値の耐塩レベルの変動が大金いとき−Ｖｔｈ、は外部の
定電圧源から駆動するにしてもＶｔｈ、は電流源３１と
抵抗値に依存するのでそれぞれの偏差の影響を受け、雑
音余裕度の設計は苦しくなる。
流源３１管用いて受信回路の１ｉｌｌｌ値を表すポイン
ト３０の電位をＶｔｈ、／Ｖｔｈ、と変化させることに
よって同時に双方向信号の送受を可能にしているのであ
る。このような受信回路の構成は１つの受信回路で済ま
せる仁とができる上に、遅延時間の点でも有利であるが
１反面、ｌｌ音余裕度の設計では苦しくなる。即ち、３
値の耐塩レベルの変動が大金いとき−Ｖｔｈ、は外部の
定電圧源から駆動するにしてもＶｔｈ、は電流源３１と
抵抗値に依存するのでそれぞれの偏差の影響を受け、雑
音余裕度の設計は苦しくなる。
本発明の目的は伝送線路上の３値レベルの識別には２つ
の閾値ｖｔｈｍ −ｖｔｈ、で行うのであるがＶｔｈ、
の閾値を有する受信回路とＶｔｈ、の−値を有する受信
回路の２つから構成される受信回路を用いて３値の論理
レベルの変動か大きくても十分な雑音余裕度が得られる
ような同時双方性送受信回路を提供する仁とにある。
の閾値ｖｔｈｍ −ｖｔｈ、で行うのであるがＶｔｈ、
の閾値を有する受信回路とＶｔｈ、の−値を有する受信
回路の２つから構成される受信回路を用いて３値の論理
レベルの変動か大きくても十分な雑音余裕度が得られる
ような同時双方性送受信回路を提供する仁とにある。
本発明によれば伝送線路の両端に２組の送・受信回路を
設置し１両方の送信回路がオフのとき。
設置し１両方の送信回路がオフのとき。
片方がオン、片方がオフのと虐１両方共がオンのときの
伝送線路上の電位をそれぞれ纂１％第２゜＃＆３の論理
レベルとして第１の閾値レベルを第１とａＩ２の論理レ
ベルの中心に、第２の閾値レベルを第２と第３の論理レ
ベルの中心に設定するような３値レベルの論理回路を構
成する同時双方向性伝送回路に於て定電流値を伝送線路
に枢動出力として送出する送信回路及び尚骸送信回路が
オフのとき第１ｏ＠値レベルを有する第１の受信回路が
選ばれ、尚皺送信回路がオンのとき、第２の閾値レベル
を有する第２の受信回路が辿ばれる２つの受信１路を有
する同時双方向性送受信回路が得られる。
伝送線路上の電位をそれぞれ纂１％第２゜＃＆３の論理
レベルとして第１の閾値レベルを第１とａＩ２の論理レ
ベルの中心に、第２の閾値レベルを第２と第３の論理レ
ベルの中心に設定するような３値レベルの論理回路を構
成する同時双方向性伝送回路に於て定電流値を伝送線路
に枢動出力として送出する送信回路及び尚骸送信回路が
オフのとき第１ｏ＠値レベルを有する第１の受信回路が
選ばれ、尚皺送信回路がオンのとき、第２の閾値レベル
を有する第２の受信回路が辿ばれる２つの受信１路を有
する同時双方向性送受信回路が得られる。
本発明によれば安定な２つの定電圧源から供給されるｖ
ｔｈ、Ｖｔｈ、によりて２つの受信回路の基準電位が安
定するので３値の論理レベルが変動しても十分な雑音余
裕度が得られる同時双方向性送受信回路が構成できる。
ｔｈ、Ｖｔｈ、によりて２つの受信回路の基準電位が安
定するので３値の論理レベルが変動しても十分な雑音余
裕度が得られる同時双方向性送受信回路が構成できる。
本発明の詳細な説明するＫろたりその概念を第５図に示
す、纂５図に於て端子３２が伝送線路の片＠に＊続され
、送信信号は駆動回路３８を通して伝送線路に送出され
、受信信号は伝送線路から端子３２全通して受信回路３
６及び３７に印加される。端子３９．４０にはそれぞれ
第４図に示す閾値Ｖｔｈ、 、 ｖｔｈ、 が印加され
る。受信回路出力３４には、＆動回路３８がオンのとき
受信回路３７の出力が選ばれ、オフのときは受信回路３
６の出力が遇ばれる。
す、纂５図に於て端子３２が伝送線路の片＠に＊続され
、送信信号は駆動回路３８を通して伝送線路に送出され
、受信信号は伝送線路から端子３２全通して受信回路３
６及び３７に印加される。端子３９．４０にはそれぞれ
第４図に示す閾値Ｖｔｈ、 、 ｖｔｈ、 が印加され
る。受信回路出力３４には、＆動回路３８がオンのとき
受信回路３７の出力が選ばれ、オフのときは受信回路３
６の出力が遇ばれる。
久にこの概念図を詳細な回路図にしたものを第６画に示
す。
す。
第６図に於て端子４２が伝送線路の片側に接続され、送
信信号としての定電流値Ｉｏは、駆動回路５０１に通し
て伝送線路に送出され、受信信号は伝送線路から端子４
２を通して受信回路８１及び５２に印加される。抵抗器
４９は一路の終端抵抗でＢ、の値を持つ、端子４７％４
８にはそれぞれ第４図に示すｖｔｈ、 ＊ Ｖｔｈ＊
が印加される。受信回路出力４５には端子４３に低レベ
ルを加えて駆動回路５０をオンにして、即ち、定電流値
が信号として伝送線路に送出されるとき、受信回路！ｓ
ｌの出力が選ばれ、端子４３に高レベルを加えて。
信信号としての定電流値Ｉｏは、駆動回路５０１に通し
て伝送線路に送出され、受信信号は伝送線路から端子４
２を通して受信回路８１及び５２に印加される。抵抗器
４９は一路の終端抵抗でＢ、の値を持つ、端子４７％４
８にはそれぞれ第４図に示すｖｔｈ、 ＊ Ｖｔｈ＊
が印加される。受信回路出力４５には端子４３に低レベ
ルを加えて駆動回路５０をオンにして、即ち、定電流値
が信号として伝送線路に送出されるとき、受信回路！ｓ
ｌの出力が選ばれ、端子４３に高レベルを加えて。
駆動回路５０をオフにすると、受信回路５２の出力が選
ばれる。第６図の送・受信回路を第１図に示したように
伝送線路の両端に設置し九ときの動作について述べる。
ばれる。第６図の送・受信回路を第１図に示したように
伝送線路の両端に設置し九ときの動作について述べる。
伝送線路に接続されている２つの駆動回路が共にオフの
ときは端子４１に印加される電位ｖ０゜が第１の論理レ
ベルになり１片方がオン、片方がオフのときはＶｃｃ−
ＩｏＸＲ，／２が第２の論理レベルになり、Ｉｇｌ方が
オンのときは、Ｖｃｃ−Ｉ。ＸＲ，が纂３の論理レベル
になる。これは第４図に示すとお９である。また、これ
らの３僅レベルの中間に第４図に示すような閾値レベル
ｖｔ ｂ４ ＃ｖｔ ｈｌ を設定し、受信回路５２
．５１１Ｚ）閾値として端子４７．４８にそれぞれ印加
する。
ときは端子４１に印加される電位ｖ０゜が第１の論理レ
ベルになり１片方がオン、片方がオフのときはＶｃｃ−
ＩｏＸＲ，／２が第２の論理レベルになり、Ｉｇｌ方が
オンのときは、Ｖｃｃ−Ｉ。ＸＲ，が纂３の論理レベル
になる。これは第４図に示すとお９である。また、これ
らの３僅レベルの中間に第４図に示すような閾値レベル
ｖｔ ｂ４ ＃ｖｔ ｈｌ を設定し、受信回路５２
．５１１Ｚ）閾値として端子４７．４８にそれぞれ印加
する。
なお端子４６には基準電位を印加する。
本発明は以上説明したように２つの受信（ロ）路をもつ
ことによ〕、雑音余裕＆を十分に有する同時双方向送受
信回路を構成できるという効果かめる。
ことによ〕、雑音余裕＆を十分に有する同時双方向送受
信回路を構成できるという効果かめる。
第１図は、同時双方向性送受信回路が使われている伝送
系を示すプロ、り図、第２図はこの系の真理値を示す図
％第３図は従来よく使われている送・受信回路の詳細図
、第４図は論理レベルと閾値の関係図、第５図は本発明
による概念図、ｔ７Ａ６図は本発明の一実施例を示す詳
細図である。 １．２・・・・送・受信回路、３・・・・伝送−路、４
゜６．１９．３３１４３・・・・駆動回路の入力端子。 ５．７．２１．３４．４５・・・・受信回路の゛出力端
子、８．９・・・・定電流値を決定する電源端子５ｌｏ
ｔ１２．３８．５０・・・・駆動回路、・１１．１３．
３６゜３７．５１．５２・・・・受信回路Ｔｈ１４．１
５，４１１・・・・終端抵抗、１６．１？・・・・定電
流値決定の抵抗器、１８．３２．４２・・・・伝送線路
と送受信回路の接続点、２Ｇ・・・・定電流値決定の抵
抗器と駆動回路の接続点、２２．４１・・杓ｖ、。電源
供給端子、２３．４４・・・・Ｖ１ｍ電源供給端子、２
４・・・・基準電位ｌ供給端子、２５・・・・基準電位
２供給端子、２６・・・・定電流源となるトランジスタ
、２７゜２８．２９・・・・トランジスタ、３Ｇ・・・
・受信回路の閾値を与えるポイン）％３１．５３・・・
・電流源。 ３５・・・・受信回路２つを切換える回路、３９．４０
゜４７．４８・・・・受信回路の閾値を与えるポイント
。 ４６・・・・基準電位供給端子。 ζ 七 夕 袴 ζＶＣＣ 纂 ４ 図 ８ 隼５図 − し ρ （ 電 聾
系を示すプロ、り図、第２図はこの系の真理値を示す図
％第３図は従来よく使われている送・受信回路の詳細図
、第４図は論理レベルと閾値の関係図、第５図は本発明
による概念図、ｔ７Ａ６図は本発明の一実施例を示す詳
細図である。 １．２・・・・送・受信回路、３・・・・伝送−路、４
゜６．１９．３３１４３・・・・駆動回路の入力端子。 ５．７．２１．３４．４５・・・・受信回路の゛出力端
子、８．９・・・・定電流値を決定する電源端子５ｌｏ
ｔ１２．３８．５０・・・・駆動回路、・１１．１３．
３６゜３７．５１．５２・・・・受信回路Ｔｈ１４．１
５，４１１・・・・終端抵抗、１６．１？・・・・定電
流値決定の抵抗器、１８．３２．４２・・・・伝送線路
と送受信回路の接続点、２Ｇ・・・・定電流値決定の抵
抗器と駆動回路の接続点、２２．４１・・杓ｖ、。電源
供給端子、２３．４４・・・・Ｖ１ｍ電源供給端子、２
４・・・・基準電位ｌ供給端子、２５・・・・基準電位
２供給端子、２６・・・・定電流源となるトランジスタ
、２７゜２８．２９・・・・トランジスタ、３Ｇ・・・
・受信回路の閾値を与えるポイン）％３１．５３・・・
・電流源。 ３５・・・・受信回路２つを切換える回路、３９．４０
゜４７．４８・・・・受信回路の閾値を与えるポイント
。 ４６・・・・基準電位供給端子。 ζ 七 夕 袴 ζＶＣＣ 纂 ４ 図 ８ 隼５図 − し ρ （ 電 聾
Claims (1)
- 【特許請求の範囲】 伝送線路の両端に２組の退会受信回路を設置し。 両端の送信回路が両方共にオフのとき１片方がオン、片
方がオフのとき、両方共がオンのときの伝送線路上の電
位をそれぞれ＃！ｌ、第２．ＪＩＩ３の論理レベルとし
て第１の閾値レベルを第１と＃！２の論理レベルの中心
に、第２の閾値レベルを纂２とＷ、３の論理レベルの中
心に設定するような３値レベルの論ｍ回路を構成する同
時双方向性伝送回路に於て、定電流値を伝送線路に駆動
出力として送出する送信回路及び当該送信回路がオフの
とき、ＭＩＤ閾値レベルを有する第１の受信回路が違ば
れ、当該送信回路がオンのとき第２の閾値レベルを有す
るｊ１１１２の受信回路が選ばれる２つの受信回路を有
する送受信回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17167281A JPS5873256A (ja) | 1981-10-27 | 1981-10-27 | 送受信回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17167281A JPS5873256A (ja) | 1981-10-27 | 1981-10-27 | 送受信回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5873256A true JPS5873256A (ja) | 1983-05-02 |
Family
ID=15927550
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17167281A Pending JPS5873256A (ja) | 1981-10-27 | 1981-10-27 | 送受信回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5873256A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58115957A (ja) * | 1981-12-28 | 1983-07-09 | Nec Corp | パルス送受信回路 |
| EP0118110A2 (en) * | 1983-03-04 | 1984-09-12 | CSELT Centro Studi e Laboratori Telecomunicazioni S.p.A. | Digital transceiver for full-duplex transmission of logic signals on a single line |
-
1981
- 1981-10-27 JP JP17167281A patent/JPS5873256A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58115957A (ja) * | 1981-12-28 | 1983-07-09 | Nec Corp | パルス送受信回路 |
| EP0118110A2 (en) * | 1983-03-04 | 1984-09-12 | CSELT Centro Studi e Laboratori Telecomunicazioni S.p.A. | Digital transceiver for full-duplex transmission of logic signals on a single line |
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