JPH03162036A - ドライバ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （ＩＫ要） パルストランスの１次側の負荷抵抗に規定の出力波高値
を有するパルスを出力する定電圧駆動型ドライバ回路に
関し、 出力パルスのアンダーシュートを低減することを目的と
し、 回線側を見たときの負荷抵抗が等価的に一次巻線に接続
されたパルストランスと、ｌｌｌｉｌｌ信号に応じて該
パルストランスの二次巻線に基準電圧を所望の極性で印
加するか又は該基準電圧の印加を遮断するスイッヂ回路
とよりなり、前記負荷抵抗に規定の波高狛のパルスを該
パルストランスから出力するドライバ回路において、前
記スイッチ回路と前記パルストランスの二次巻線との間
に設けられ、該スイッチ回路の前記基準電ｒｆ遮断時に
該遮断開始時点より所定期間、該パルストランスの二次
轡線を短絡する短絡手段を設けるよう構成する。

〔産業上の利用分腎゛〕

本発明はドライバ回路に係り、特にパルストランスの１
次側の負荷抵抗に規定の出力波高めを有するパルスを出
力する定Ｔ１圧駆動型ドライバ回路に関する。

サービス総合ディジタル網（ＩＳＤＮ：Ｉｎｔ−ｅｇｒ
ａｔａｄ　３ｅｒｖｉｃｅｓ　Ｑｉｇｉｔａｌ　　Ｎｅ
ｔｗｏｒｋ）は、電話、ファクシミリ通信、データ通信
、画像通信など、多様なサービスを総合的に取扱えるデ
イジタルネットワークである。このＩＳＤＮにおける多
目的ユーザ・網インタフエースの規定点は、国際電信電
話諮問委員会（ＣＣ　Ｉ丁丁）のＩシリーズ勧告の中で
、第１１図に示す如く定められている。

同図中、１は回線終端装Ｍ　（ＮＴＩ　）で、デイジタ
ル加入者Ｉ！４を終端し、回線の同期確立、電力供給そ
の他の電気的接続機能を有する。２は宅内υＩｔ［Ｉ￥
！ＬＩ（ＮＴ２）で、回線接続ν１御機能を有する。３
は標準端末（ＴＥ１）で、Ｉインタフェース勧告に準拠
する端末機能を有する。これらの機能要素の分界点とし
て、同図に示す如くＴ点とＳ点が規定されている（なお
、図示は省略したが、その他にＲ点もターミナルアダプ
タと既存端末との分界点として設定されている〉。Ｔ点
はユーザ側と網側との責任分界点であり、Ｓ点は宅内制
御装茸２とＰ！Ａｒ！ｉ一端末３との分界点を示す。

ところで、このＩＳＤＮのＳ点及びＴ点（以下、Ｓ／Ｔ
点と記す）には、インタフェース用の定電圧駆動型ドラ
イバ回路が設けられる。すなわち、回線終端装Ｎ１の宅
内ｔＡＩＢ装鱈２側出力端、宅内制ｍ＋装置２の回線終
＠１！１１側及び標ｔ！！端末３側の各出力端、並びに
標準端末３の宅内ｉｉ１１１ｍ装置２側出力端の各々に
、上記定電圧駆動型ドライバ回路が設けられる。

この定電圧駆動型ドライバ回路は出力パルス波形が規定
の許容範囲内に納まるように構成される必要がある。

〔従来の技術） 第１２図は従来のドライバ回路の一例の回路図を示す。

同図中、６は第１の基準電圧源で第１の基準電圧ｖＲ１
を発生し、７は第２の基準電圧源で第２の基準電圧ＶＲ
２を発生する。なお、ＶＲ１〉■Ｒ２テアル。また、Ｓ
ｔ　．８２　．Ｓｔ　及（Ｆ８４Ｇ；ｔ夫々アナログス
イッチで、アナログスイッチＳ＋及びＳ４は夫々第１の
ＩｌＩＩｌ信号Ａによりスイッチング！ＩＩＷＪされ、
アナログスイッチｓ２及びｓ３は夫々第２の制御信号Ｂ
によりスイッチングＩＩｌ１Ｈされる。

また、８はパルストランスで、一次巻線Ｌ＋と二次巻線
Ｌ２との巻線比が１：ｎ！Ｐ−設定されている。一次巻
線Ｌｌ側にはパルストランス８がら回線側を見た時の等
価的な負荷抵抗ＲＬが接続されている。二次巻線Ｌ２の
一端はアナログスイッチＳ１を介して基？￥電圧源６に
接続される一方、アナログスイッチＳ３を介して基準電
圧ｌＩ７に接続されている。また二次巻線Ｌ２の他端は
アナログスイッチＳ２を介して基準電圧源６に接続され
る一方、アナログスイッチＳ４を介して基準電圧源７に
接続されている。

次にかかる構成の従来のドライバ回路の動作について説
明する。第１の制御信号Ａは回＃Ｊ側への上パルス送信
用ディジタル制御信号であり、また第２の制御信号Ｂは
回線側への下パルス送信用ディジタル制御信号であり、
これらは同時にハイレベル（以下４１　８　Ｎと記す）
となることはないが、同時にローレベル（以下”Ｌ″と
記す）になることはある。

まｆ１第１３図にａ１で示す如く制御信号八が゛口”に
なると、同図に０１で模式的に示す如くアナログスイッ
チＳ１と８４とが夫々オンとなる。

この時、制御信＠Ｂは第１３図にｂ，で示す如く゜“Ｌ
”であるから、アナログスイッチＳ２及びＳ３は夫々同
図にｄ１で模式的に示す如くオフである。これにより、
パルストランス８の二次巻線し２の一端には基準電圧ｖ
Ｒ１がアナログスイッヂＳ１を介して印加され、かつ、
二次％　ＩＩ　Ｌ　２の他端には基＋１！電圧ｖＲ２が
アナログスイッチＳ２を介して印加され、電流１２が第
１２図に示す向きで流れる。

これにより、パルストランス８の一次側の負荷抵抗ＲＬ
には次式 Ｖ　　−　（ＶＲ，−ＶＲ２）　／ｎ　　　　　　　　
　（１）Ｒ［ で表わされる波高ｉｒｊＶ　Ｒ　ｔのパルスが出力され
る。

ここで、ｖＲ１〉ｖＲ２であるから、上記出力パルスの
波高ｉＩＩｖＲ１はこの時第１２図に０１で示す如く正
のパルスである。

次に、制ｍ＋信号Ａが第１３図に８２で示す如く“し”
になると、アナログスイッチＳ１及びｓ４が同図に０２
で示す如く夫々オフとなり、これによりパルストランス
８の二次側には電圧が何も印加されなくなるため、出力
パルスの波高ＩａｖＲＬは同図に０２で示す如くゼロレ
ベルとなる。

次にυ１１ｍｌ信号Ｂが第１３図にｂ２で示す如く゜゛
口”になると、アナログスイッチ８２及びＳ３が同図に
ｄ２で模式的に示す如く夫々オンとなる。

これにより、パルストランス８の二次巻線Ｌ２には図示
と反対方向に電流が流れ、一次巻線ＬＡＧ−：は（１）
式で表わされる負の波高値ＶＲＬのパルスが取り出され
る。従って、負荷抵抗ＲＬには第１３図に０３で示す如
く下向きのパルス（下パルス）が印加される。

次に制御信号Ａが第１３図に８１で示す如く゛口゜゛と
なるとくこれに伴いＩＩＩＩＤ信号Ｂは゜ｌ　Ｌ　ｎと
なる〉、前記と同様にしてアナログスイッチＳ竃及びＳ
４がオン（同図０３）、Ｓ２及びＳ４がオフ〈同図ｄ３
〉に夫々切換り、出力パルスの波高埴Ｒ［は上パルス（
同図０４）の所定値となる。

このようにして、ｔＩＩｊＩ１ｌ信号Ａ及びＢにより、
パルストランス８より負荷抵抗ＲＬへ、伝送すべきデー
タが波高値ＶＲＬのパルス、すなわちバイボーラ符号の
形態で出力される。

〔発明が解決しようとする課題〕

しかるに、上記の従来のドライバ回路では第１３図にも
示したように、アナログスイッチＳ＋〜Ｓ４が同時にオ
フとなることがあるため、このときはパルストランス８
の二次側端子はハイインピーダンス状態となり、パルス
トランス８の二次側より負荷抵抗ＲＬ側を見た等価回路
はこのとき第１４図に示す如く、パルストランス８のイ
ンダクタンスしと線間容ＩＧと負荷抵抗ＲＬとがらなる
並列回路となる。

従って、アナログスイッチＳ２及び８３　　（又はＳ＋
及びＳ４　）がオフの状態のときにアナログスイッチＳ
１及び３４　　（又はＳ２及びＳ３）がオンからオフへ
切換ねった直後は負荷抵抗ＲＬの値が小さい場合には上
記並列回路が線間容量Ｃに蓄えられていた電荷を放電す
る減衰振動回路として作用する。この時、出力パルスは
立下り（ゼロレベルヘ近付く方向へのパルスエッジ）時
点であるため、第１５図に実線で示す如くアンダーシュ
ートが生じてしまう。

第１５図に実線で示す出力パルス波形は、同図に一点鎖
線で示す理想出力パルス波形に対して立上り（ビロレベ
ルから遠ざかる方向へのパルスエッジ）は略同一である
が、立下りが上記理由によりアンダーシュートを生じ、
これがノイズの原因となったり、特にＩＳＤＮのＳ／Ｔ
点におけるＣＣＩＴＴＩｊ３告のｌ，４３０の８．５．
３節で規定されているパルスマスクを満足することがで
きないという問題がある。

本発明は上記の点に鑑みてなされたものであり、出力パ
ルスのアンダーシュートを低減することができるドライ
バ回路を提供することを目的とする。

（課題を解決するための手段） 第１Ａ図は請求項１記載の発明（以下、第１発明という
）の原理構成図を示す。同図中、１０はパルストランス
で、回線側を見たときに負荷抵抗ＲＬが等価的に一次巻
線に接続されている。２０はスイップ回路で、制ｔ［ｌ
信号に応じてパルストランス１０の二次巻線に基１Ｌｆ
ｆｉ圧を所望の極性で印加するか又は基ｌｌ１！電圧の
印加を遮断する。これにより、パルストランス１０の一
次巻線より負荷抵抗ＲＬへ規定の波高値のパルスが出力
される。

３０は短絡手段で、スイッチ回路２０の基壓電圧遮断時
に、連断開始時点より所定期間、パルストランス１０の
二次巻線を短絡する。

また、第ＩＢ図は請求項２記戟の発明（以下、第２発明
という〉の原理構成図を示す。本発明は第１発明に更に
出力１流検出回路４０及び制御回路５０を設けたもので
ある。ここに、出力電流検出回路４０はパルストランス
１１の出力７ｆｉｌｉｌを検出する。また、ｉｌｌ＠回
路５０は上記検出出力電流が所定値以下のときに、短絡
手段３０を不動作とするυＩＩ［ｉを行なう。

（作用） 第１発明では、パルストランス１０に基準電圧が供給さ
れない時はパルストランス１０の二次側端子はハイイン
ピーダンス状態となるが、このときは短絡千段３０によ
り基準電圧遮断開始時点より所定期間、パルストランス
１０の二次巻線を短絡する。従って、第１発明ではパル
ストランス１０の二次側端子が短絡されたときの負荷抵
抗ＲＬ側を見た等価回路は第２図に示す如くになり、パ
ルストランス１０のインダクタンスＬ．１間容吊Ｃ及び
負荷抵抗ＲＬの各々が短絡された回路となる。

従って、スイッチ回路２０によりパルストランス１０へ
の基ｔ！！電圧の印加が遮断された直後において、線間
容ｆｆｉＣに蓄積されていた電荷は短絡手段３０を介し
て瞬時に放電し、減Ｖｌ振動状態にならないようにでき
る。

ところで、負殉抵抗ＲＬの値が所定値以上の場合は出力
パルスの立下り時に前記Ｒ．Ｌ．Ｃの鯨列回路に減衰振
ＩＮ流が流れず、過制動又は臨界ｖ１動の過渡電流が流
れるため、出力パルスの立下り時にアンダーシュートは
発生しない（立下り波形はある時定数をもって所定値に
収束する〉。そのため、パルストランス１０への基準電
圧の印加が遮断ざれた直後において、短絡手段３０を動
作させて第２図に示す如き等価回路を形成すると、かえ
って過渡電流が振動してしまう。

そこで、第２発明では出力ｆｆｉ流検出手段４０により
パルストランス１０の負荷抵抗Ｒしが一定値以上である
ことを出力電流が所定値以下であることから検出し、出
力電流が該所定値以下であるときは＄１３１１１回路５
０に・より短絡手段３０を不動作とする。

〔実施例〕

次に本発明の各実施例について説明する。第３図は本発
明の第１実施例の回路図で、第１Ａ図と同一構成部分に
は同一符号を付してあり、また第１２図と同一構成部分
には同一符号を付し、その説明を省略する。第３図にお
いて、短絡手段３０はパルス作成回路３１と閉ループ作
或回路３２とから構成されている。

パルス作成回路３１はｉｌｌ御信号Ａ及びＢを入力信号
として受け、出力信号を閉ループ作或回路３２へ供給す
る回路であって、例えば第４図に示す如き回路構成とさ
れている。第４図中、制御信月Ａ及びＢは２人力ＯＲ回
路３１１を通してインバータ３１２及びデイレイバツフ
ァ　３１３に夫々供給される。ＯＲ回路３１１の出力信
弓を第５図（Ａ）に示すものとすると、インバータ３１
２からは同図（Ｂ）に示す如く位相を反転した信号が取
り出され、一方、ディレイバッファ３１３からは同図（
Ｃ）に示す如く一定時間τ遅延された信号が取り出され
る。

２人力ＡＮＤ回路３１４は上記のインバータ３１２及び
ディレイバツ７７３１３の両出力信号の論理積をとり、
第５図（Ｄ）に示す如く、ＯＲ回路３１１の出力信号の
立下り時点、すなわち制御信号Ａ及びＢが夫々同時に“
Ｌ”となった時点から一定時間τの間、″Ｈ″のパルス
を出力する。

なお、上記の一定時間τはパルストランス８の出力パル
ス波形中の上パルス及び下パルス幅より小に設定されて
いる。

次に閉ルーブ作成回路３２の構成及び動作につき説明す
るに、閉ループ作成回路３２は第６図に示す如くアナロ
グスイッチ３２０がら構成されている。このアナログス
イッチ３２０は第１の端子３２１ａが第３図のパルスト
ランス８（これは第１八図、第１Ｂ図のパルストランス
１０に相当する〉の二次巻線Ｌ２の一端■に接続され、
また第２の端子３２１ｂが＋記バルストランス８の二次
巻線Ｌ２の他端■に接続され、更に制ｍ端子３２１０が
パルス作成回路３１の出力端子（第４図のＡＮＤ回路３
１４の出力端ｆ〉にＦＢ続される。

アナログスイッヂ３２０は６１＋１０端子３２１Ｃの入
力信弓が゛口”の期間オン、”Ｌ″の明間オノとなるス
イッチで、例えば電界効果トランジスタから構成されて
いる。

上記の構成及び動作をするパルス作成回路３１並びに閉
ループ作成回路３２を備えた第３図に示す第１実施例の
ドライバ回路において、＆Ｉｉｌｌ信弓Ａ及びＢのいず
れか一方が“口”のときは、それらの論即和出力制御信
号は第７図（Ａ）に示す如く“Ｈ”であるが、この“口
”期間ｔ１〜ｔ２はパルス作成回路３１の出力信号は前
記したように第７図（Ｂ）に示すように“Ｌ”であり、
よってこの期間ｊ＋〜ｔ２は閉ルーブ作成回路３２を構
戒するアナログスイッチ３２０はオフである。

従って、制御信号Ａ及びＢのいずれか一方が″口”であ
る期間は、第１の基準電圧ＶＲＩと第２の基準電圧ＶＲ
２との差電圧（ｖＲ１−■Ｒ２）が正又は負の所望極性
の基準電圧としてパルストランス８の二次巻線Ｌ２に印
加されるため、従来回路と同様にパルストランス８から
負荷抵抗ＲＬへ上バルス又は下パルスが出力される。こ
こでは、一例として制御信号Ａが時刻ｔｌ−ｊ２の期間
“日′゛であるものとすると、パルストランス８より負
荷抵抗ＲＬへ出力されるパルス波形は第７図（Ｃ）に実
線で示す如く上パルスになる。

次に時刻ｔ２でυ１１！Ｄ信号八が“口“から″Ｌ　Ｉ
Ｉに変化したものとし、かつ、制御信８Ｂは引続き“し
″であるものとすると、＠御信号へ及びＢの論理和信号
は第７図（Ａ）に示す如く時刻ｔ２で“Ｌ　ＩＩに変化
する。これにより、パルス作成回路３１は第４図及び第
５図と共に説明したように時刻ｔ２から峙刻ｔ３までの
一定則間τだけ第７図（Ｂ）に示すように゜“日”の信
号を閉ルーブ竹成回路３２へ出力する。

これにより、閉ループ作成回路３２を構成するアナログ
スイッチ３２０は時刻ｔ２〜ｔ３の期間オンとなり、パ
ルストランス８の二次巻線の両端子■と■間を短絡する
。この結果、館記した原理により負荷抵抗Ｒしとパルス
トランス８とを含む回路の過渡電流は減衰振動せｆ、よ
ってパルストランス８より負荷抵抗ＲＬへ出力されるパ
ルス波形は第７図（Ｃ）に実線Ｉで示す如くに立下り、
同図（Ｃ）に破線■で示すような従来回路で生じていた
アンダーシュートの発生を抑えることができ、ｌ　ＳＤ
ＮのＳ／Ｔ点のＣＣＩ　ＴＴ勧告のパルスマスクの規格
を充分満足することができる。

次に本発明の第２実施例について説明する。第８図は本
発明回路の第２実施例の回路図を示す。

同図中、第１Ｂ図と同一ＩＩ４或部分には同一符号を付
してある。本実施例は第２発明に関する実施例で、第８
図中、出力電流検出回路４０はパルストランス８の二次
巻線し２に接続され、二次巻線Ｌ２に流れる電流を検出
し、その検出電Ｊｉｆｆが所定値以下のときに“Ｌ″，
該所定値より大なるときに“Ｈ″の信弓を出力する構成
とされている。

５１は２人力ＡＮＤ回路で、制御回路５０を構成してお
り、出力電流検出回路４０の出力信号とパルス作成回路
３１の出力信号との論理積をとり、その出力信号を閉ル
ーブ作成回路３２へ制御信８として供給する。

ＩＳＤＮのＳ／Ｔ点のインタフェース用に用いられる定
電圧駆動型ドライバ回路において、上記の負荷抵抗ＲＬ
の値は５０Ωと４０００の２種類規定されている。負荷
抵抗Ｒしが５０Ωのとぎは前記第１実施例により出力パ
ルスのアンダーシュートを抑えることができる。しかし
、負荷抵抗ＲＬが４０００のときはパルス立下り時にパ
ルストランス８の二次側を短絡すると、かえって出力パ
ルスの立下り波形が乱れてしまう。

そこで、本ｕｉ例ではパルストランス８の二次巻線Ｌ２
に流れるＮ流値が負荷抵抗ＲＬの値が大になるほど減少
することに着目し、出力電流検出回路４０により負荷抵
抗ＲＬが５０Ωか４００Ωかを出力電流に基づいて検出
し、負荷抵抗ＲＬが５００のときは゛’Ｈ”，　　４０
０Ωのときは゜゛Ｌ′′の検出信弓を出力させる。

第９図は上記の出力電流検出回路４０の一実施例の回路
図を示す。同図中、アナログスイッチＳ１及び８４１又
はＳ２及びＳ３がオンとなることにより、パルストラン
ス８の二次巻線し２を流れる出力′Ｉ４流ｉがＩＪ準電
汁源７を介してｉ′　とされて抵抗植「の抵抗４１に供
給される。これにより、抵抗４１の両端にはｉｘｒなる
値の電圧Ｖ「が発生する。この電圧Ｖｒは出力ｒｒｉ流
ｉに応じた電圧であり、出力電流ｉが流れているＩｌｌ
間“Ｈ　ＩＴである。従って、この電圧Ｖｒをボルテー
ジホロワ４２によりインピーダンス変換して得られる電
圧も第１０図（Ａ），（Ｂ）に示す如く入力電圧Ｖｒと
同じ波形となり、次段のコンパレータ４３に供給され、
ここで所定値ＶＲの基準電圧と大小比較される。

負荷抵抗ＲＬが５００のときは第１０図（Ａ）に示す如
く、士記電圧ｂは出力電流ｊが４０００のときに比し人
であるから同図（Ａ）に破線で示す基準電圧ＶＲよりも
大である。従って、コンパレータ４３からは第１０図（
Ａ）にＣで示す如く“ト１″の信月が取り出され、第９
図のＤ型フリツブフロップ４４のデータ入力端子に印加
される。

一方、υ＋ｍ信号Ａ及びＢが夫々供給される２人力ＮＯ
Ｒ１ｉ１ｉ３路４５からは第１０図（Ａ）にａでｉ５す
如＜　ＩＩＩ御信号へ及びＢの一方が゛日″のときは゛
シ”の信目が取り出されてＤ型フリツブノロツプ４４の
クロツク入力端子に印加される。このため、Ｄ型フリッ
プフロツブ４４からは第１・Ｏ図（Ａ）にｄで示す如く
、制御信号Ａ及び８の両方が同時に“Ｌ″となった時点
の第１０図（Ａ）に示す信号ａの立上り時点で、コンパ
レータ４３の出力信弓Ｃをラッチして得た“口”の検出
信号が出力端子４６へ出力される。

他方、負荷抵抗ＲＬが４０００のときには、第１０図（
Ｂ）に示す如く、電圧ｂが基準電圧ＶＲよりも小である
ため、コンバレータ４３の出力信号Ｃは同図（Ｂ）に示
す如く“し”のままであり、よってＤ型フリップ７ロツ
プ４４のＱ出力端子から端子４６へ出力される検出信号
も同図（Ｂ）にｄで示す如＜　１１　Ｌ　ＩＩのままで
ある。

これにより、ＡＮＤ回路５１は負荷抵抗ＲＬが５００の
ときにはゲート「開」状態とされて、第１実施例と同様
にパルス作成回路３１の出力パルスを閏ループ作成回路
３２へ供給させる。

これに対し、負荷抵抗ＲＬが４０００のときには出力電
流検出回路４０の出力検出信号が“Ｌ′であり、ＡＮＤ
回路５１をゲート「閏」状態とするので、パルス作或回
路３１の出力パルスはＡＮＤ回路５１により阻止されて
閉ルーブ作成回路３２へ供給されない。このため、本実
施例によれば、負荷抵抗ＲＬが４０００のときには閉ル
ーブ作成回路３２が不動作状態とされ、従来のドライバ
回路と同一の動作を行なう。このとき、パルストランス
８から負狗抵抗Ｒしへ出力されるパルス波形は立下りが
或る時定数をもってゼロレベルへ収束する波形となり、
前記Ｉ　ＳＯＮのＳ／Ｔ点のＣＣＩ丁丁勧告のパルスマ
スクの規格を充分満足することができる。

なお、本発明は以上の実施例に限定されるものではなく
、ＩＳＤＮのＳ／Ｔ点のインタフェース用としてのみで
なく、他の定電圧駆動型ドライバ回路にも使用できる。

〔発明の効果〕

上述の如く、請求項１記戟の発明によれば、パルストラ
ンスの二次側を短絡してハイインピーダンス状態となら
ないようにしているため、出力パルスのアンダーシュー
トを規定値内に押えることができ、よって出力パルスの
アンダーシュートによるノイズの影響を低減できると共
に、ＩＳＤＮのＳ／Ｔ点のインタフェース用に使用した
場合はＣＣＩＴ丁勧告のパルスマスクの規格を充分満足
することができ、更にパルストランスの一次側にノイズ
低減用コンデンサを設けなくともアンダーシュートによ
るノイズを低減できるから、本発明回路を大規模集積回
路化した場合はノイズ低減用コンデンサなどの外付け素
子は不要で同一チップ内にすべて組込めるので安価に構
成することができる。

また、請求項２記載の発明においては、負荷抵抗の値に
応じて常にアンダーシュートが殆ど無い最適な波形のバ
ルス゛を出力することができる等の特長を有するもので
ある。

【図面の簡単な説明】

第ＩＡ，ＩＢ図は本発明の原理構成図、第２図は本発明
の要部の等価回路図、 第３図は本発明の第１実施例の回路図、第４図はパルス
作成回路の一実施例の回路図、第５図は第４図の動作説
明用タイムチャート、第６図は閉ループ作成回路の一実
施例の回路図、第７図は第３図の動作説明用タイムチャ
ート、第８図は本発明の第２実施例の回路図、第９図は
出力電流検出回路の・一実施例の回路図、第１０図は第
９図の動作説明用タイムチャート、第１１図はユーザ・
網インタフェースの規定点説明図、 第１２図は従来のドライバ回路の一例の回路図、第１３
図は第１１図の動作説明用タイムチャート、 第１４図は従来回路の要部の回路図、 第１５図は従来回路の出力パルス波形図である。 図において、 ８．１０はパルストランス、 ２０はスイッチ回路、 ３０は短絡手段、 ３１はパルス作成回路、 ３２は閉ループ作成回路、 ４０は出力電流検出回路、 ５０は制御回路 を示す。 第１発明の原理構成図 第２発明０原埋嘴或図 ｔｌＥ１Ｂ図 本発明の要部の等価回路図 第 ２ 図 本発明の第１実施例の回路図 第３図 一時間 第４１２の動作説明用タイムチャ ト 第 ５ 図 閉ル デ作成回路の一実施例の回路図 ｔ１ １２ ｔ３ 第３図の動作説明用タイムチャ ト 出力電流検出回路の一実施例の回路図 （Ａ） ＣＢ） 第９図の動作説明用タイムチャート 第１０図 （下バルス〉 第１ ２図の動作説明用タイムチャ 第１３図 ト 従来回路の要部の等価回路図 第１４図 理想出力パルス波形 ／ 従来回路の出力・Ｐルス波形 第１５図

Claims (2)

【特許請求の範囲】
1. （１）回線側を見たときの負荷抵抗（Ｒ＿Ｌ）が等価的
   に一次巻線に接続されたパルストランス（１０）と、 制御信号に応じて該パルストランス（１０）の二次巻線
   に基準電圧を所望の極性で印加するか又は該基準電圧の
   印加を遮断するスイッチ回路（２０）とよりなり、前記
   負荷抵抗（Ｒ＿Ｌ）に規定の波高値のパルスを該パルス
   トランス（１０）から出力するドライバ回路において、 前記スイッチ回路（２０）と前記パルストランス（１０
   ）の二次巻線との間に設けられ、該スイッチ回路（２０
   ）の前記基準電圧遮断時に該遮断開始時点より所定期間
   、該パルストランス（１０）の二次巻線を短絡する短絡
   手段（３０）を設けたことを特徴とするドライバ回路。
2. （２）前記パルストランス（１０）の出力電流を検出す
   る出力電流検出回路（４０）と、 該出力電流検出回路（４０）により所定値以下の出力電
   流が検出された時は前記短絡手段（３０）を不動作に制
   御する制御回路（５０）と、を更に有することを特徴と
   する請求項１記載のドライバ回路。