JPH036468B2 - - Google Patents
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- JPH036468B2 JPH036468B2 JP56010963A JP1096381A JPH036468B2 JP H036468 B2 JPH036468 B2 JP H036468B2 JP 56010963 A JP56010963 A JP 56010963A JP 1096381 A JP1096381 A JP 1096381A JP H036468 B2 JPH036468 B2 JP H036468B2
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- 238000012360 testing method Methods 0.000 claims description 27
- 230000010355 oscillation Effects 0.000 claims description 11
- 238000006243 chemical reaction Methods 0.000 claims description 7
- 238000010998 test method Methods 0.000 claims description 6
- 238000005259 measurement Methods 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 4
- 230000007423 decrease Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/316—Testing of analog circuits
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- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Testing Electric Properties And Detecting Electric Faults (AREA)
- Tests Of Electronic Circuits (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】
本発明は電圧制御発振器（以下VCOと記す）
と位相検波器とから成るPLL回路の引込み範囲
の試験方法に関するものである。
と位相検波器とから成るPLL回路の引込み範囲
の試験方法に関するものである。
PLL回路のVCOの周辺には、一般に発振周波
数を設定するための可変抵抗器ならびにコンデン
サが付加されている。
数を設定するための可変抵抗器ならびにコンデン
サが付加されている。
第１図はFMステレオ復調回路に内蔵される
PLL回路の基本構成を示す図であり、位相検波
器１、VCO２、発振周波数設定用の可変抵抗器
３、コンデンサ４によつて構成されている。なお
５は基準信号入力端子、６はVCO出力端子そし
て７は可変抵抗器３とコンデンサ４が接続される
VCO周波数調整端子である。
PLL回路の基本構成を示す図であり、位相検波
器１、VCO２、発振周波数設定用の可変抵抗器
３、コンデンサ４によつて構成されている。なお
５は基準信号入力端子、６はVCO出力端子そし
て７は可変抵抗器３とコンデンサ４が接続される
VCO周波数調整端子である。
ところで、かかるPLL回路の引き込み範囲を
試験するにあたり、従来は、第２図で示すように
基準信号入力端子５へ入力信号切り換えリレー８
を介して入力信号発生器を繋ぎ、またVCO出力
端子６へ周波数カウンタ１０を接続する構成の試
験回路が用いられている。
試験するにあたり、従来は、第２図で示すように
基準信号入力端子５へ入力信号切り換えリレー８
を介して入力信号発生器を繋ぎ、またVCO出力
端子６へ周波数カウンタ１０を接続する構成の試
験回路が用いられている。
かかる試験回路を使用した引き込み範囲の試験
は以下のようにしてなされる。先ず、第２図に示
す入力信号切換リレー８をoffにして可変抵抗器
３を調整し、VCO２の出力信号周波数を19000
（Hz）に合せる。次に入力信号発生器９の出力信
号周波数を19000±ｆ（Hz）にセツトし、リレー８
をONにして基準信号入力端子５へ引き込み範囲
測定信号を加える。つぎに、、周波数カウンタ１
０でVCO出力信号周波数を測定し、19000±ｆ
（Hz）であれば引き込み範囲良と判定する。
は以下のようにしてなされる。先ず、第２図に示
す入力信号切換リレー８をoffにして可変抵抗器
３を調整し、VCO２の出力信号周波数を19000
（Hz）に合せる。次に入力信号発生器９の出力信
号周波数を19000±ｆ（Hz）にセツトし、リレー８
をONにして基準信号入力端子５へ引き込み範囲
測定信号を加える。つぎに、、周波数カウンタ１
０でVCO出力信号周波数を測定し、19000±ｆ
（Hz）であれば引き込み範囲良と判定する。
この場合、引き込み範囲±ｆは通常400〜500
（Hz）に設定されており、かつはじめにVCO２の
出力周波数を19000（Hz）に合せる必要がある。可
変抵抗器３でVCO２の出力信号周波数を19000
（Hz）に合せることは非常にむつかしい調整作業
となる。かりに、19000±50Hzに合せたとしても、
引き込み範囲が400（Hz）であるとすれば±12％の
誤差を発生する。この測定誤差を下げるために
は、まず可変抵抗器３を調整し、周波数カウンタ
１０を使用して出力信号周波数を約19.0（ＫHz）
に合せたのち、入力信号発生器９の周波数を周波
数カウンタ１０の測定値に引き込み範囲周波数を
加減算した周波数に合せ、入力信号切換リレー８
をONにしてこれを基準信号入力端子へ加えVCO
出力信号周波数を測定して引込み範囲を測定せね
ばならない。このような試験方法は極めて、複雑
かつ非能率的試験方法である。
（Hz）に設定されており、かつはじめにVCO２の
出力周波数を19000（Hz）に合せる必要がある。可
変抵抗器３でVCO２の出力信号周波数を19000
（Hz）に合せることは非常にむつかしい調整作業
となる。かりに、19000±50Hzに合せたとしても、
引き込み範囲が400（Hz）であるとすれば±12％の
誤差を発生する。この測定誤差を下げるために
は、まず可変抵抗器３を調整し、周波数カウンタ
１０を使用して出力信号周波数を約19.0（ＫHz）
に合せたのち、入力信号発生器９の周波数を周波
数カウンタ１０の測定値に引き込み範囲周波数を
加減算した周波数に合せ、入力信号切換リレー８
をONにしてこれを基準信号入力端子へ加えVCO
出力信号周波数を測定して引込み範囲を測定せね
ばならない。このような試験方法は極めて、複雑
かつ非能率的試験方法である。
本発明は従来ののPLL回路の引き込み範囲の
試験方法で行われていた超微調整あるいは調整結
果により測定条件を補正の作業を排除し、試験の
能率を大幅に向上させることのできる試験方法の
提供を意図してなされたもので、整合された一対
のＦ／Ｖ変換器、Ｖ／Ｆ変換器を被試験回路を含
む閉ループの内に入れることにより、被試験回路
のVCOの阻調整のみで、PLL回路の引込み範囲
を試験可能としたものである。
試験方法で行われていた超微調整あるいは調整結
果により測定条件を補正の作業を排除し、試験の
能率を大幅に向上させることのできる試験方法の
提供を意図してなされたもので、整合された一対
のＦ／Ｖ変換器、Ｖ／Ｆ変換器を被試験回路を含
む閉ループの内に入れることにより、被試験回路
のVCOの阻調整のみで、PLL回路の引込み範囲
を試験可能としたものである。
以下に図面を参照して本発明を詳しく説明す
る。第３図は本発明の試験方法を可能にする試験
回路の構成を示す図である。
る。第３図は本発明の試験方法を可能にする試験
回路の構成を示す図である。
第３図において、１１はＦ／Ｖ変換器、１２は
Ｆ／Ｖ変換器１１の出力電圧を記憶する記憶回
路、１３は記憶回路１２の出力電圧と端子１４へ
印加される入力電圧を入力とする加減算演算回
路、１５はＶ／Ｆ変換器、１６は同Ｖ／Ｆ変換器
の入力端子、そして１７はＦ／Ｖ変換器１２の出
力端子である。ところで、Ｆ／Ｖ変換器１１の変
換特性を第４図に、また、Ｖ／Ｆ変換器の変換特
性を第５図にそれぞれ示しているが、図示するよ
うに両変換器の変換特性は互い整合されたものと
なつている。
Ｆ／Ｖ変換器１１の出力電圧を記憶する記憶回
路、１３は記憶回路１２の出力電圧と端子１４へ
印加される入力電圧を入力とする加減算演算回
路、１５はＶ／Ｆ変換器、１６は同Ｖ／Ｆ変換器
の入力端子、そして１７はＦ／Ｖ変換器１２の出
力端子である。ところで、Ｆ／Ｖ変換器１１の変
換特性を第４図に、また、Ｖ／Ｆ変換器の変換特
性を第５図にそれぞれ示しているが、図示するよ
うに両変換器の変換特性は互い整合されたものと
なつている。
PLL回路の引込み範囲の試験は上記の試験回
路を用いて次のように行われる。先ず、Ｖ／Ｆ変
換器１５と基準信号入力端子５との間に設けた入
力信号切換リレー８をoffにし、可変抵抗器３を
調整してVCOを発振周波数を約19.0（ＫHz）に合
せる。
路を用いて次のように行われる。先ず、Ｖ／Ｆ変
換器１５と基準信号入力端子５との間に設けた入
力信号切換リレー８をoffにし、可変抵抗器３を
調整してVCOを発振周波数を約19.0（ＫHz）に合
せる。
この場合、出力端子１７にあらわれるＦ／Ｖ変
換器１１の出力電圧を測定することにより容易に
周波数を知ることが可能であり、また精密に
19000（Hz）に合せる必要もない。このときのＦ／
Ｖ変換器１１の出力電圧は記憶回路１２に記憶保
持され、加減算演算器１３の一方の入力信号とな
る。
換器１１の出力電圧を測定することにより容易に
周波数を知ることが可能であり、また精密に
19000（Hz）に合せる必要もない。このときのＦ／
Ｖ変換器１１の出力電圧は記憶回路１２に記憶保
持され、加減算演算器１３の一方の入力信号とな
る。
ところで入力端子１４には、PLL回路の引込
み範囲を決定する直流電圧が印加され、加減算演
算器１３にはこの電圧が他方の入力信号として加
えられる。記憶回路１２、加減算演算器１３の利
得を各々1.0倍に設定し、Ｖ／Ｆ変換器１５の変
換特性が第５図で示したものであるとすると、被
試験PLL回路の引込み範囲±400（Hz）を検査す
るためには入力端子１４には±200mVの直流電
圧を印加することとなる。加減算演算器１３の出
力電圧はＶ／Ｆ変換器１５に加えられ、引込み範
囲測定信号がＶ／Ｆ変換器１５から出力される。
み範囲を決定する直流電圧が印加され、加減算演
算器１３にはこの電圧が他方の入力信号として加
えられる。記憶回路１２、加減算演算器１３の利
得を各々1.0倍に設定し、Ｖ／Ｆ変換器１５の変
換特性が第５図で示したものであるとすると、被
試験PLL回路の引込み範囲±400（Hz）を検査す
るためには入力端子１４には±200mVの直流電
圧を印加することとなる。加減算演算器１３の出
力電圧はＶ／Ｆ変換器１５に加えられ、引込み範
囲測定信号がＶ／Ｆ変換器１５から出力される。
なお、加減算演算器１３の入力端子１４に印加
される電圧が零の時、Ｖ／Ｆ変換器１５の出力信
号周波数はPLL回路のフリーラン発振周波数に
設定される。そして、被測定回路であるIC内部
のVCO２のフリーラン発振周波数が製造上のば
らつきによつて変動しても、Ｖ／Ｆ変換器１５の
出力信号周波数はその周波数変動に対応して
PLL回路の発振周波数に自動的に設定される。
このことによつて可変抵抗器３を超微調整する必
要がなくなる。
される電圧が零の時、Ｖ／Ｆ変換器１５の出力信
号周波数はPLL回路のフリーラン発振周波数に
設定される。そして、被測定回路であるIC内部
のVCO２のフリーラン発振周波数が製造上のば
らつきによつて変動しても、Ｖ／Ｆ変換器１５の
出力信号周波数はその周波数変動に対応して
PLL回路の発振周波数に自動的に設定される。
このことによつて可変抵抗器３を超微調整する必
要がなくなる。
次に入力信号切換リレー８をONにすると、フ
リーラン発振周波数に対応したＶ／Ｆ変換器１５
の出力信号が信号入力端子５に印加され、PLL
回路は引込み現象を起こし、Ｖ／Ｆ変換器１５の
出力信号に位相同期して発振する。また、記憶回
路１２は、引込み範囲の試験が完了するまでの期
間中、フリーラン発振周波数を電圧に変換しした
情報を記憶保持する。このような状態で加減算演
算器１３の入力端子１４に正または負の電圧を印
加すると、Ｖ／Ｆ変換器１５の出力周波数はフリ
ーラン周波数を中心にして増減する。例えば、入
力端子１４に±200mvの直流電圧を印加すると、
Ｖ／Ｆ変換器１５の出力周波数はフリーラン周波
数を中心に±400Hzを変化させることができる。
もし、PLL回路が良品であれば、入力端子１４
の直流電圧を連続的に変化させると、Ｖ／Ｆ変換
器の出力周波数およびPLL回路の発振周波数が
その変化量に対応して±400Hzの範囲で変化し、
Ｆ／Ｖ変換器出力端子１７の直流電圧の変化量と
加減算演算器の入力端子１４の直流電圧の変化量
が同一レベルであれば被試験回路の引込み範囲特
性を良と判定することができる。そして、Ｆ／Ｖ
変換器出力端子１７の直流電圧の変化量が、加減
算演算器の入力端子１４の直流電圧の変化量に比
べて小さい場合、被試験回路の引込み範囲特性が
不良と判定することができる。
リーラン発振周波数に対応したＶ／Ｆ変換器１５
の出力信号が信号入力端子５に印加され、PLL
回路は引込み現象を起こし、Ｖ／Ｆ変換器１５の
出力信号に位相同期して発振する。また、記憶回
路１２は、引込み範囲の試験が完了するまでの期
間中、フリーラン発振周波数を電圧に変換しした
情報を記憶保持する。このような状態で加減算演
算器１３の入力端子１４に正または負の電圧を印
加すると、Ｖ／Ｆ変換器１５の出力周波数はフリ
ーラン周波数を中心にして増減する。例えば、入
力端子１４に±200mvの直流電圧を印加すると、
Ｖ／Ｆ変換器１５の出力周波数はフリーラン周波
数を中心に±400Hzを変化させることができる。
もし、PLL回路が良品であれば、入力端子１４
の直流電圧を連続的に変化させると、Ｖ／Ｆ変換
器の出力周波数およびPLL回路の発振周波数が
その変化量に対応して±400Hzの範囲で変化し、
Ｆ／Ｖ変換器出力端子１７の直流電圧の変化量と
加減算演算器の入力端子１４の直流電圧の変化量
が同一レベルであれば被試験回路の引込み範囲特
性を良と判定することができる。そして、Ｆ／Ｖ
変換器出力端子１７の直流電圧の変化量が、加減
算演算器の入力端子１４の直流電圧の変化量に比
べて小さい場合、被試験回路の引込み範囲特性が
不良と判定することができる。
なお、このように両者が同一レベルで良と判定
するにはＦ／Ｖ変換器１１、Ｖ／Ｆ変換器１５の
変換特性が第４図、第５図に示したように、互に
１対１で整合していることが前提となつている。
しかしながら、このように１対１の整合関係を常
に成立させる必要はなく、この整合比は任意に設
定してもよい。大切なことは両変換器の変換特性
が整合していることである。
するにはＦ／Ｖ変換器１１、Ｖ／Ｆ変換器１５の
変換特性が第４図、第５図に示したように、互に
１対１で整合していることが前提となつている。
しかしながら、このように１対１の整合関係を常
に成立させる必要はなく、この整合比は任意に設
定してもよい。大切なことは両変換器の変換特性
が整合していることである。
以上のように本発明の試験方法では、PLL回
路の引込みの範囲の試験にあたり、VCOの発振
周波数の微調整を必要とせず、したがつて、高速
度、高精度の試験が可能になる。
路の引込みの範囲の試験にあたり、VCOの発振
周波数の微調整を必要とせず、したがつて、高速
度、高精度の試験が可能になる。
第１図は被試験PLL回路のの基本構成図、第
２図は従来からあるPLL回路引込み範囲試験回
路を示す図、第３図は本発明の試験方法を可能に
する試験回路の実施例を示す図、第４図，第５図
は本発明の試験回路で使用するＦ／Ｖ変換器、
Ｖ／Ｆ変換器各々の変換特性例を示す図である。 １……被試験PLL回路内の位相検波器、２…
…被試験PLL回路内のVCO、３……可変抵抗器、
４……コンデンサ、５……位相検波器２の基準信
号入力端子、６……VCO出力端子、７……VCO
周波数調整端子、８……入力信号切換リレー、１
１……Ｖ／Ｆ変換器、１２……記憶回路、１３…
…加減算演算回路、１４……加減算演算回路の入
力端子、１５……Ｖ／Ｆ変換器、１６……Ｖ／Ｆ
変換器入力端子、１７……Ｆ／Ｖ変換器出力端
子。
２図は従来からあるPLL回路引込み範囲試験回
路を示す図、第３図は本発明の試験方法を可能に
する試験回路の実施例を示す図、第４図，第５図
は本発明の試験回路で使用するＦ／Ｖ変換器、
Ｖ／Ｆ変換器各々の変換特性例を示す図である。 １……被試験PLL回路内の位相検波器、２…
…被試験PLL回路内のVCO、３……可変抵抗器、
４……コンデンサ、５……位相検波器２の基準信
号入力端子、６……VCO出力端子、７……VCO
周波数調整端子、８……入力信号切換リレー、１
１……Ｖ／Ｆ変換器、１２……記憶回路、１３…
…加減算演算回路、１４……加減算演算回路の入
力端子、１５……Ｖ／Ｆ変換器、１６……Ｖ／Ｆ
変換器入力端子、１７……Ｆ／Ｖ変換器出力端
子。
Claims (1)
- １ 電圧制御形発振器と位相検波器を内蔵する
PLL回路の引込み範囲を試験するにあたり、位
相検波器の入力端を開放状態にした後、PLL回
路の発振周波数の情報を直流電圧に変換して記憶
回路に記憶保持させ、この後、周波数−直流電圧
（Ｆ／Ｖ）変換器、前記記憶回路、同記憶回路の
出力と引込み範囲決定用直流電圧が入力される加
減算演算回路、前記Ｆ／Ｖ変換器と変換特性が整
合された直流電圧−周波数（Ｖ／Ｆ）変換器、お
よび前記PLL回路で閉ループ測定回路を形成す
るとともに、前記加減算演算回路に印加される引
込み範囲決定用直流電圧を連続的に変化させ、前
記Ｆ／Ｖ変換器の出力電圧の変化量を測定するこ
とにより引込み範囲の良否判定をなすことを特徴
とするPLL回路の試験方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56010963A JPS57125363A (en) | 1981-01-27 | 1981-01-27 | Test method of pll circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56010963A JPS57125363A (en) | 1981-01-27 | 1981-01-27 | Test method of pll circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57125363A JPS57125363A (en) | 1982-08-04 |
| JPH036468B2 true JPH036468B2 (ja) | 1991-01-30 |
Family
ID=11764822
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56010963A Granted JPS57125363A (en) | 1981-01-27 | 1981-01-27 | Test method of pll circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57125363A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2592675B2 (ja) * | 1989-03-31 | 1997-03-19 | 太陽誘電株式会社 | フェーズロックループ回路調整方法 |
| CN105158604A (zh) * | 2015-08-25 | 2015-12-16 | 贵州航天计量测试技术研究所 | 一种qfn封装锁相芯片测试装置 |
-
1981
- 1981-01-27 JP JP56010963A patent/JPS57125363A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57125363A (en) | 1982-08-04 |
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