JPH0362968A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0362968A JPH0362968A JP1198747A JP19874789A JPH0362968A JP H0362968 A JPH0362968 A JP H0362968A JP 1198747 A JP1198747 A JP 1198747A JP 19874789 A JP19874789 A JP 19874789A JP H0362968 A JPH0362968 A JP H0362968A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L31/18—Processes or apparatus specially adapted for the manufacture or treatment of these devices or of parts thereof
- H01L31/1884—Manufacture of transparent electrodes, e.g. TCO, ITO
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
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-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/963—Removing process residues from vertical substrate surfaces
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
半導体装置の製造方法に関し、更に詳しく言えば、Ｓ＋
を含む基板上に形成された透明導電膜をパターニングす
る半導体装置の製造方法に関し、精度良く透明導電膜を
パターニングすることができる半導体装置の製造方法を
提供することを目的とし、 Ｓｉ元素を含む層上に透明導電膜を形成する工程と、前
記透明者？ｔｙ上に耐エツチング性膜を形成した後、該
耐エツチング性膜をパターニングする工程と、前記パタ
ーニングされた耐エツチング性膜をマスクとして前記透
明導電膜を塩化物系のエツチング液によりエツチングし
た後、続いてフッ素を含む反応ガスによりエツチングす
る工程とを含み構成する。
を含む基板上に形成された透明導電膜をパターニングす
る半導体装置の製造方法に関し、精度良く透明導電膜を
パターニングすることができる半導体装置の製造方法を
提供することを目的とし、 Ｓｉ元素を含む層上に透明導電膜を形成する工程と、前
記透明者？ｔｙ上に耐エツチング性膜を形成した後、該
耐エツチング性膜をパターニングする工程と、前記パタ
ーニングされた耐エツチング性膜をマスクとして前記透
明導電膜を塩化物系のエツチング液によりエツチングし
た後、続いてフッ素を含む反応ガスによりエツチングす
る工程とを含み構成する。
本発明は、半導体装置の製造方法に関し、更に詳しく言
えば、Ｓｉ元素を含む基板上に形成された透明導電膜を
パターニングする半導体装置の製造方法に関する。
えば、Ｓｉ元素を含む基板上に形成された透明導電膜を
パターニングする半導体装置の製造方法に関する。
撮像素子などの受光部には可視光線の受光に適したアモ
ルファスシリコン（ａ−５ｔ）ＩＦＸ’やアモルファス
炭化シリコン（ａ−３ｉＣ）膜などが用いられ、また、
透明電極の材料としてインジウム・スズ酸化１１１ｉ（
ＩＴＯ膜）などが用いられる。
ルファスシリコン（ａ−５ｔ）ＩＦＸ’やアモルファス
炭化シリコン（ａ−３ｉＣ）膜などが用いられ、また、
透明電極の材料としてインジウム・スズ酸化１１１ｉ（
ＩＴＯ膜）などが用いられる。
この撮像素子の製造方法においては、これらの膜の加工
が重要である。
が重要である。
第３図（ａ）〜（ｄ）はｔｉ像素子の製造方法を説明す
る断面図である。
る断面図である。
同図（ａ）は、受光部としてのａ−３ｉＣ膜／ａＳｉｌ
ｉｉ ／ ａ−５ｉＣ１ｌｉからなる多Ｎ膜の形成後、
透明導電膜の形成前の状態を示している。
ｉｉ ／ ａ−５ｉＣ１ｌｉからなる多Ｎ膜の形成後、
透明導電膜の形成前の状態を示している。
同図（ａ）において、１はＳｉ基板、２は素子分離用の
５ｉｆｔ膜、３は層間絶縁膜、４は増幅用のトランジス
タ部、５は＾！配線、６は平坦化用のＰＳＧ膜、７はａ
−５ｉｃ１９７ ｄ ／ ａ−３ｉ膜７ ｃ ／ ａ
−３ｉＣ１１７ｂからなる受光部である。なお、光電
変換されて発生した電荷の集積電極、電荷のＭ積用ダイ
オード及び電荷の転送用のＣＣＤの部分は省略しである
。
５ｉｆｔ膜、３は層間絶縁膜、４は増幅用のトランジス
タ部、５は＾！配線、６は平坦化用のＰＳＧ膜、７はａ
−５ｉｃ１９７ ｄ ／ ａ−３ｉ膜７ ｃ ／ ａ
−３ｉＣ１１７ｂからなる受光部である。なお、光電
変換されて発生した電荷の集積電極、電荷のＭ積用ダイ
オード及び電荷の転送用のＣＣＤの部分は省略しである
。
まず、同図（ａ）に示すＳｉ基板１をスパッタ装置に入
れて加熱し、温度１５０°Ｃ程度に保持した状態で、Ｉ
ＴＯ膜からなる第１の透明導電膜８をスパッタしてａ
−３ｉＣＩｐＪ Ｔ ｄ上に堆積する（同図（ｂ））。
れて加熱し、温度１５０°Ｃ程度に保持した状態で、Ｉ
ＴＯ膜からなる第１の透明導電膜８をスパッタしてａ
−３ｉＣＩｐＪ Ｔ ｄ上に堆積する（同図（ｂ））。
次に、レジストパターン９を形成した後、このレジスト
パターン９をマスクとして塩化第二鉄（ＦｅＣ１ｓ ）
水ｆ′ｊＩ液により第１の透明導電膜８をエツチングす
る（同図（Ｃ））。なお、ＦｅＣ１，水溶液によるウェ
ットエツチングを行う理由は、ドライエツチングの場合
インジウム（Ｉｎ）やスズ（Ｓｎ）の蒸気圧が低いため
この膜のエツチングレートが小さいことによる。
パターン９をマスクとして塩化第二鉄（ＦｅＣ１ｓ ）
水ｆ′ｊＩ液により第１の透明導電膜８をエツチングす
る（同図（Ｃ））。なお、ＦｅＣ１，水溶液によるウェ
ットエツチングを行う理由は、ドライエツチングの場合
インジウム（Ｉｎ）やスズ（Ｓｎ）の蒸気圧が低いため
この膜のエツチングレートが小さいことによる。
続いて、ＮＦ、ガスによりａ−５ｉＣ膜７ ｄ ／ ａ
−５ｉ膜７ ｃ ／ ａ−３ｉＣ膜７ｂをエツチング
した後、ＡＩ配ｙＡ５上のＰＳＧ膜６を選択的にエンチ
ングし、開口部１０を形成する。その後、８１基板１を
加熱し、温度１５０°Ｃに保持したままＩＴＯ膜からな
る第２の透明導電膜１１をスパッタ法により堆積し、開
口部１０を介して旧配線５と第２の透明導電膜１１とを
接続する（同図（ｄ））。
−５ｉ膜７ ｃ ／ ａ−３ｉＣ膜７ｂをエツチング
した後、ＡＩ配ｙＡ５上のＰＳＧ膜６を選択的にエンチ
ングし、開口部１０を形成する。その後、８１基板１を
加熱し、温度１５０°Ｃに保持したままＩＴＯ膜からな
る第２の透明導電膜１１をスパッタ法により堆積し、開
口部１０を介して旧配線５と第２の透明導電膜１１とを
接続する（同図（ｄ））。
次に、第２の透明導電膜１１上にレジストパターン１２
を形成した後、これをマスクとしてｐｅｃ＋３水溶液に
よりして第２の透明導電膜１１をエツチングして引出電
極１１ｃを形成すると撮像素子が充放する（同図（ｅ）
）。
を形成した後、これをマスクとしてｐｅｃ＋３水溶液に
よりして第２の透明導電膜１１をエツチングして引出電
極１１ｃを形成すると撮像素子が充放する（同図（ｅ）
）。
〔発明が解決しようとする課題］
ところで、同図（ｂ）に示すように、Ｓｉ基板ｌを温度
１５０℃程度に保持したままａ−３ｉＣ膜７ｄ上に第１
の透明導電膜８を形成すると、第１の透明導電膜８とａ
−ｓｉｃＷｉ４７ ｄとの界面ニＴ Ｔ ＯとＳｉトの
反応生成物８ａが生じる（第４図（ａ））。この反応生
成物８ａはＦｅＣＩ ｙ水溶液に溶解しにくい。
１５０℃程度に保持したままａ−３ｉＣ膜７ｄ上に第１
の透明導電膜８を形成すると、第１の透明導電膜８とａ
−ｓｉｃＷｉ４７ ｄとの界面ニＴ Ｔ ＯとＳｉトの
反応生成物８ａが生じる（第４図（ａ））。この反応生
成物８ａはＦｅＣＩ ｙ水溶液に溶解しにくい。
このため、同図（ｃ）に示す第１の透明導電膜８のエツ
チングの際、反応生成物８ａを完全に除去するようにエ
ツチング時間を長くすると、第４図（ｂ）に示すように
、第１の透明導電膜８上層のＩＴＯ＊８ｂの横方向のエ
ツチングが進み、反応生成物８ａのみがａ−ＳｉＣ膜７
ｄ上に残る部分Ａが生じる。これにより、この部分への
接合には異常が起こり、そのため作成された撮像素子の
リーク電流が増大するという問題がある。
チングの際、反応生成物８ａを完全に除去するようにエ
ツチング時間を長くすると、第４図（ｂ）に示すように
、第１の透明導電膜８上層のＩＴＯ＊８ｂの横方向のエ
ツチングが進み、反応生成物８ａのみがａ−ＳｉＣ膜７
ｄ上に残る部分Ａが生じる。これにより、この部分への
接合には異常が起こり、そのため作成された撮像素子の
リーク電流が増大するという問題がある。
また、第２図（ｄ）に示すように、第２の透明導電膜１
１の形成後もＰＳＧ膜６との界面でＰＳＧ膜６に含まれ
るＳｉ元素との反応生成物１１ａが生じる（第４図（ａ
））。このため、第２図（ｅ）に示す第２の透明導電膜
１１のエツチングの際、反応生成物１１ａを完全に除去
しようとすると、上層のＩＴＯ膜１１ｂのみが横方向に
エンチングされてエツチング液がＡ１配線５まで達する
場合がある。
１の形成後もＰＳＧ膜６との界面でＰＳＧ膜６に含まれ
るＳｉ元素との反応生成物１１ａが生じる（第４図（ａ
））。このため、第２図（ｅ）に示す第２の透明導電膜
１１のエツチングの際、反応生成物１１ａを完全に除去
しようとすると、上層のＩＴＯ膜１１ｂのみが横方向に
エンチングされてエツチング液がＡ１配線５まで達する
場合がある。
このようになると、エツチング液は塩素を含むので、Ａ
１配線５がエツチングされる（第４図（ｂ））。
１配線５がエツチングされる（第４図（ｂ））。
これにより、撮像素子の品質が悪化するという問題があ
る。
る。
そこで、本発明はかかる従来例の問題点に鑑みてなされ
たもので、Ｓｉ元素を含む基板上の透明導電膜を精度良
くパターニングすることができる半導体装置の製造方法
を提供することを目的とするものである。
たもので、Ｓｉ元素を含む基板上の透明導電膜を精度良
くパターニングすることができる半導体装置の製造方法
を提供することを目的とするものである。
上記課題は、第１に、Ｓｉ元素を含む層上に透明導電膜
を形成する工程と、前記透明導電膜上に耐エンチング性
膜を形成した後、該耐エツチング性膜をパターニングす
る工程と、前記パターニングされた耐エツチング性膜を
マスクとして前記透明導電膜を塩化物系のエツチング液
によりエツチングした後、続いてフッ素を含む反応ガス
によりエツチングする工程とを含むことを特徴とする半
導体装置の製造方法によって解決され、 第２に、第１の発明の半導体装置の製造方法に記載の透
明導電膜がインジウム・スズ酸化膜、インジウム酸化膜
又はスズ酸化膜であることを特徴とする半導体装置の製
造方法によって解決される。
を形成する工程と、前記透明導電膜上に耐エンチング性
膜を形成した後、該耐エツチング性膜をパターニングす
る工程と、前記パターニングされた耐エツチング性膜を
マスクとして前記透明導電膜を塩化物系のエツチング液
によりエツチングした後、続いてフッ素を含む反応ガス
によりエツチングする工程とを含むことを特徴とする半
導体装置の製造方法によって解決され、 第２に、第１の発明の半導体装置の製造方法に記載の透
明導電膜がインジウム・スズ酸化膜、インジウム酸化膜
又はスズ酸化膜であることを特徴とする半導体装置の製
造方法によって解決される。
通常、Ｓｔを含む基板上に透明導電膜、例えばインジウ
ム・スズ酸化膜（ｒＴＯＩＩり、インジウム酸化膜（ｒ
ｎＪｉ膜）又はスズ酸化膜（Ｓｎ０２膜）を形成すると
、基板と透明導電膜との界面にはＩＴｏ、 Ｉｎ１０又
は５ｎ１０とＳｉとの反応生成物が形成される。ＩＴｏ
膜、 Ｉｎ２Ｏ２１ｐＪ又はＳｎＯ□膜は塩化物系の工
・７チンダ液により適度なエンチングレートで工、チン
グされるが、反応生成物は塩化物系のエンチング液には
溶解しにくい。
ム・スズ酸化膜（ｒＴＯＩＩり、インジウム酸化膜（ｒ
ｎＪｉ膜）又はスズ酸化膜（Ｓｎ０２膜）を形成すると
、基板と透明導電膜との界面にはＩＴｏ、 Ｉｎ１０又
は５ｎ１０とＳｉとの反応生成物が形成される。ＩＴｏ
膜、 Ｉｎ２Ｏ２１ｐＪ又はＳｎＯ□膜は塩化物系の工
・７チンダ液により適度なエンチングレートで工、チン
グされるが、反応生成物は塩化物系のエンチング液には
溶解しにくい。
逆に、反応生成物はＳｉを含むので、フッ素を含む反応
ガスにより適度なエツチングレートでエツチングされる
が、ＩＴｏ膜、 ＩｎｚＯａ ｖ、又はＳｎ０ｗ膜はド
ライエツチング法ではエツチングされにくい。
ガスにより適度なエツチングレートでエツチングされる
が、ＩＴｏ膜、 ＩｎｚＯａ ｖ、又はＳｎ０ｗ膜はド
ライエツチング法ではエツチングされにくい。
従って、本発明の製造方法のように、Ｓｉ元素を含む基
板上に透明導電膜を形成した後、まず塩化物系のエツチ
ング液により上層の透明導電膜をエツチングし、続いて
フッ素を含む反応ガスにより反応生成物をエツチングす
るという２段階でエツチングを行った場合、適度なエツ
チングレートが保持される。このため、上層の透明導電
膜のサイドエツチング量は極めて少なくなる。
板上に透明導電膜を形成した後、まず塩化物系のエツチ
ング液により上層の透明導電膜をエツチングし、続いて
フッ素を含む反応ガスにより反応生成物をエツチングす
るという２段階でエツチングを行った場合、適度なエツ
チングレートが保持される。このため、上層の透明導電
膜のサイドエツチング量は極めて少なくなる。
これにより、耐エンチング性膜のパターン、例えばレジ
ストパターンの寸法通りの精度のよいパターニングが可
能となる。
ストパターンの寸法通りの精度のよいパターニングが可
能となる。
以下、本発明の実施例について図を参照しながら説明す
る。
る。
第１図（ａ）〜（ｇ）は、本発明の透明感１を膜のエン
チング方法を撮像素子の製造方法に適用した場合の実施
例について説明する断面図で、同図（ａ）は受光部とし
てのａ −５ｉｃ＃ ／ ａ−５ｉ膜／ａＳｉＣ膜から
なる多層膜の形成後、透明導電膜の形成前の状態を示し
ている。
チング方法を撮像素子の製造方法に適用した場合の実施
例について説明する断面図で、同図（ａ）は受光部とし
てのａ −５ｉｃ＃ ／ ａ−５ｉ膜／ａＳｉＣ膜から
なる多層膜の形成後、透明導電膜の形成前の状態を示し
ている。
同図（ａ）において、１３はＳｔ基板、１４は素子分離
用のＳｉ０ｇ膜−１５は眉間絶縁膜、１６は増幅用のト
ランジスタ部、１７はＡＩ配線、１日は平坦化用のＰＳ
Ｇ膜、１９はａ −３ｉＣ膜１９ ｄ ／ ａ −３ｉ
膜１９ ｃ ／ ａ−３ｉＣ膜１９ｂからなる受光部で
ある。なお、光電変換されて発生する電荷の収集電極、
電荷の蓄積用ダイオード及び電荷の転送用のＣＣＤの部
分は省略しである。
用のＳｉ０ｇ膜−１５は眉間絶縁膜、１６は増幅用のト
ランジスタ部、１７はＡＩ配線、１日は平坦化用のＰＳ
Ｇ膜、１９はａ −３ｉＣ膜１９ ｄ ／ ａ −３ｉ
膜１９ ｃ ／ ａ−３ｉＣ膜１９ｂからなる受光部で
ある。なお、光電変換されて発生する電荷の収集電極、
電荷の蓄積用ダイオード及び電荷の転送用のＣＣＤの部
分は省略しである。
まず、同図（ａ）に示すｓ＋、１１１３をスパッタ装置
に入れて加熱し、温度１５０°Ｃ程度に保持した状態で
、ＩＴｏ膜からなる第１の透明導電膜２０をスパッタし
てａ −５ｉＣＷｊ！１９ ｄ上に堆積する（同図（ｂ
））、この際、ａ −３ｔｅ膜１９ ｄと第１の透明導
電ＩＩ＊２０との界面にはａ−３ｉＣとＩＴＯとの反応
生成物２０ａが形成される。
に入れて加熱し、温度１５０°Ｃ程度に保持した状態で
、ＩＴｏ膜からなる第１の透明導電膜２０をスパッタし
てａ −５ｉＣＷｊ！１９ ｄ上に堆積する（同図（ｂ
））、この際、ａ −３ｔｅ膜１９ ｄと第１の透明導
電ＩＩ＊２０との界面にはａ−３ｉＣとＩＴＯとの反応
生成物２０ａが形成される。
次に、レジストパターン２１を形成した後、このレジス
トパターン２１をマスクとして、まず塩化第二鉄（Ｆｅ
ＣＩｚ ）水溶液により第１の透明導電膜２０のうち上
層のＩＴ○膜２０ｂをエツチングする（同図（Ｃ））、
続いて、ＮＦ３ガスを用いたドライエツチング法により
下層の反応生成物２０ａをエツチングする（同図（ｄ）
）。このとき、反応生成物２０ａはＳｉ元素を含んでい
るので、ＮＦ４ガスに対して適度なエンチングレートを
有する。このため、ＩＴＯ膜２０′ｏのサイドエツチン
グ量は極めて少ない。従って、接合上にはＩＴｏ膜２０
ｂが常に被覆された状態になっており、接合が劣化する
のを防止できる。
トパターン２１をマスクとして、まず塩化第二鉄（Ｆｅ
ＣＩｚ ）水溶液により第１の透明導電膜２０のうち上
層のＩＴ○膜２０ｂをエツチングする（同図（Ｃ））、
続いて、ＮＦ３ガスを用いたドライエツチング法により
下層の反応生成物２０ａをエツチングする（同図（ｄ）
）。このとき、反応生成物２０ａはＳｉ元素を含んでい
るので、ＮＦ４ガスに対して適度なエンチングレートを
有する。このため、ＩＴＯ膜２０′ｏのサイドエツチン
グ量は極めて少ない。従って、接合上にはＩＴｏ膜２０
ｂが常に被覆された状態になっており、接合が劣化する
のを防止できる。
続いて、Ｎｈガスによりａ −３ｔＣ膜１９ ｄ ／
ａ −３ｉ膜１９ ｃ ／ ａ−５ｉＣ膜１９ｂを順次
エツチングした後、ＡＩ配線１７上のＰＳＧ膜１８を選
択的にエツチングし、開口部２２を形成する。その後、
Ｓｉ基板１３をスパッタ装置に入れて加熱し、温度１５
０ ’Ｃに保持したままＩＴＯ膜からなる第２の透明溝
を膜２３をスバンタ法により堆積し、開口部２２を介し
てＡＩ配線１７と第２の透明導電膜２３とを接続する（
同図（ｅ））。このとき、ＰＳＧ膜１膜上８２の透明導
電膜２３との界面にはＰＳＧ膜１膜上８まれるＳｉ元素
とＩＴＯとの反応生成物２３ａが形成される。
ａ −３ｉ膜１９ ｃ ／ ａ−５ｉＣ膜１９ｂを順次
エツチングした後、ＡＩ配線１７上のＰＳＧ膜１８を選
択的にエツチングし、開口部２２を形成する。その後、
Ｓｉ基板１３をスパッタ装置に入れて加熱し、温度１５
０ ’Ｃに保持したままＩＴＯ膜からなる第２の透明溝
を膜２３をスバンタ法により堆積し、開口部２２を介し
てＡＩ配線１７と第２の透明導電膜２３とを接続する（
同図（ｅ））。このとき、ＰＳＧ膜１膜上８２の透明導
電膜２３との界面にはＰＳＧ膜１膜上８まれるＳｉ元素
とＩＴＯとの反応生成物２３ａが形成される。
次に、第２の透明導電膜２３上にレジストパターン２４
を形成した後、これをマスクとして、まずＦｅＣｌ３水
溶液によりＩＴＯ膜２３ｂをエツチングする（同図（ｒ
））、Ｍいて、ＮＦ、ガスを用いたドライエツチング法
により下層の反応生成物２３ａをエツチングし、引出電
極２３ｃを形成する（同図（ｇ））。このとき、反応生
成物２３ａはＳｉ元素を含んでいるので、ＮＦ３ガスに
対して適度なエツチングレートを有する。このため、Ｉ
ＴＯ膜２３ｂのサイドエンチング量は極めて少ない。従
って、下地のＡＩ配線１７がエツチングされることもな
く品質の向上を図ることができる。また、マスク寸法通
りのバターニングが可能となり撮像素子の微細化を図る
ことが出来る。
を形成した後、これをマスクとして、まずＦｅＣｌ３水
溶液によりＩＴＯ膜２３ｂをエツチングする（同図（ｒ
））、Ｍいて、ＮＦ、ガスを用いたドライエツチング法
により下層の反応生成物２３ａをエツチングし、引出電
極２３ｃを形成する（同図（ｇ））。このとき、反応生
成物２３ａはＳｉ元素を含んでいるので、ＮＦ３ガスに
対して適度なエツチングレートを有する。このため、Ｉ
ＴＯ膜２３ｂのサイドエンチング量は極めて少ない。従
って、下地のＡＩ配線１７がエツチングされることもな
く品質の向上を図ることができる。また、マスク寸法通
りのバターニングが可能となり撮像素子の微細化を図る
ことが出来る。
その後、レジストパターンを除去して、撮像素子が完成
する。
する。
以上のように、本発明の半導体装置の製造方法によれば
、Ｓｉ元素を含む基板上に透明導電膜を形成した後、ま
ず塩化物系のエツチング液により上層の透明導電膜をエ
ツチングし、続いてフン素を含む反応ガスにより反応生
成物をエツチングするという２段階でエツチングを行っ
ているので、適度なエツチングレートが保持される。こ
のため、上層の透明導電膜のサイドエンチング量は極め
て少なくなる。
、Ｓｉ元素を含む基板上に透明導電膜を形成した後、ま
ず塩化物系のエツチング液により上層の透明導電膜をエ
ツチングし、続いてフン素を含む反応ガスにより反応生
成物をエツチングするという２段階でエツチングを行っ
ているので、適度なエツチングレートが保持される。こ
のため、上層の透明導電膜のサイドエンチング量は極め
て少なくなる。
これにより、精度のよいバターニングが可能となり、微
細化の可能な、品質のよい半導体装置を作成することが
できる。
細化の可能な、品質のよい半導体装置を作成することが
できる。
第１図（ａ）〜（ｇ）は、本発明のバターニング方法を
撮像素子の製造方法に適用した実施例について説明する
断面図、 第２図（ａ）〜（ｅ）は、従来のバターニング方法を撮
像素子の製造方法に適用した例について説明する断面図
、 第３図（ａ）、（ｂ）は、従来例の問題点を説明する断
面図、 第４図（ａ）、（ｂ）は、従来例の他の問題点を説明す
る断面図である。 〔符号の説明〕 ｌ、１３・・・Ｓｉ基板、 ２．１４・・・ＳｉＯ２膜、 ３．１５・・・層間絶縁膜、 ４．１６・・・トランジスタ部、 ５．１７・・・ＡＩ配線、 ６．１８・・・ｐｓｃ膜、 ７．１９・・・受光部、 ７ ｂ、７ ｄ、１９ｂ、１９ｄ−ａ−５ｉＣ膜、７ｃ
、１９ｃ・・・ａ−５ｉ膜、 ８．２０・・・第１の透明導電膜、 ８ａ、２０ａ・・・反応生成物、 ８ ｂ、 ｌｌｂ、 ２０ｂ、 ２３ｂ・・・ＩＴＯ膜
、９．１２．２１．２４・・・レジストパターン、１０
．２２・・・開口部、 １１．２３・・・第２の透明導電膜、 １１ａ、２３ａ・・・反応生成物、 １１ｃ、２３ｃ・・・引出電極。
撮像素子の製造方法に適用した実施例について説明する
断面図、 第２図（ａ）〜（ｅ）は、従来のバターニング方法を撮
像素子の製造方法に適用した例について説明する断面図
、 第３図（ａ）、（ｂ）は、従来例の問題点を説明する断
面図、 第４図（ａ）、（ｂ）は、従来例の他の問題点を説明す
る断面図である。 〔符号の説明〕 ｌ、１３・・・Ｓｉ基板、 ２．１４・・・ＳｉＯ２膜、 ３．１５・・・層間絶縁膜、 ４．１６・・・トランジスタ部、 ５．１７・・・ＡＩ配線、 ６．１８・・・ｐｓｃ膜、 ７．１９・・・受光部、 ７ ｂ、７ ｄ、１９ｂ、１９ｄ−ａ−５ｉＣ膜、７ｃ
、１９ｃ・・・ａ−５ｉ膜、 ８．２０・・・第１の透明導電膜、 ８ａ、２０ａ・・・反応生成物、 ８ ｂ、 ｌｌｂ、 ２０ｂ、 ２３ｂ・・・ＩＴＯ膜
、９．１２．２１．２４・・・レジストパターン、１０
．２２・・・開口部、 １１．２３・・・第２の透明導電膜、 １１ａ、２３ａ・・・反応生成物、 １１ｃ、２３ｃ・・・引出電極。
Claims (2)
- （１）Ｓｉ元素を含む層上に透明導電膜を形成する工程
と、 前記透明導電膜上に耐エッチング性膜を形成した後、該
耐エッチング性膜をパターニングする工程と、 前記パターニングされた耐エッチング性膜をマスクとし
て前記透明導電膜を塩化物系のエッチング液によりエッ
チングした後、続いてフッ素を含む反応ガスによりエッ
チングする工程とを含むことを特徴とする半導体装置の
製造方法。 - （２）請求項１記載の透明導電膜がインジウム・スズ酸
化膜、インジウム酸化膜又はスズ酸化膜であることを特
徴とする半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1198747A JPH0362968A (ja) | 1989-07-31 | 1989-07-31 | 半導体装置の製造方法 |
| US07/554,367 US5094978A (en) | 1989-07-31 | 1990-07-19 | Method of patterning a transparent conductor |
| EP90114580A EP0411530B1 (en) | 1989-07-31 | 1990-07-30 | Patterning a transparent conductor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1198747A JPH0362968A (ja) | 1989-07-31 | 1989-07-31 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0362968A true JPH0362968A (ja) | 1991-03-19 |
Family
ID=16396295
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1198747A Pending JPH0362968A (ja) | 1989-07-31 | 1989-07-31 | 半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5094978A (ja) |
| EP (1) | EP0411530B1 (ja) |
| JP (1) | JPH0362968A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2013010067A2 (en) * | 2011-07-14 | 2013-01-17 | 3M Innovative Properties Company | Etching method and devices produced using the etching method |
| JP2014067768A (ja) * | 2012-09-25 | 2014-04-17 | Fujifilm Corp | 固体撮像素子および固体撮像素子の製造方法 |
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| KR950000900B1 (ko) * | 1991-03-18 | 1995-02-03 | 주식회사 에스 · 케이 · 씨 | 광기록매체의 제조방법 |
| US5286337A (en) * | 1993-01-25 | 1994-02-15 | North American Philips Corporation | Reactive ion etching or indium tin oxide |
| US5466618A (en) * | 1993-12-29 | 1995-11-14 | Goldstar Co., Ltd. | Method for fabricating a thin film transistor for a liquid crystal display |
| US5607602A (en) * | 1995-06-07 | 1997-03-04 | Applied Komatsu Technology, Inc. | High-rate dry-etch of indium and tin oxides by hydrogen and halogen radicals such as derived from HCl gas |
| US5843277A (en) * | 1995-12-22 | 1998-12-01 | Applied Komatsu Technology, Inc. | Dry-etch of indium and tin oxides with C2H5I gas |
| KR100333123B1 (ko) * | 1998-01-28 | 2002-04-18 | 하루타 히로시 | 태양 전지 장치의 제조 방법 |
| JP4677654B2 (ja) * | 2000-04-19 | 2011-04-27 | 日本電気株式会社 | 透過型液晶表示装置及びその製造方法 |
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| BRPI0822196A2 (pt) | 2008-01-23 | 2015-06-23 | Solvay Fluor Gmbh | Métodos para fabricar uma célula solar a partir de uma pastilha de silício e visores de painel plano, célula solar, e, painel solar |
| JP2010074072A (ja) * | 2008-09-22 | 2010-04-02 | Nec Corp | 半導体装置および半導体装置の製造方法 |
| WO2013019695A2 (en) | 2011-08-04 | 2013-02-07 | 3M Innovative Properties Company | Edge protected barrier assemblies |
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| JP6692306B2 (ja) * | 2017-02-09 | 2020-05-13 | 株式会社東芝 | 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機 |
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-
1989
- 1989-07-31 JP JP1198747A patent/JPH0362968A/ja active Pending
-
1990
- 1990-07-19 US US07/554,367 patent/US5094978A/en not_active Expired - Lifetime
- 1990-07-30 EP EP90114580A patent/EP0411530B1/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| EP0411530A3 (en) | 1991-04-03 |
| US5094978A (en) | 1992-03-10 |
| EP0411530B1 (en) | 1995-02-08 |
| EP0411530A2 (en) | 1991-02-06 |
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