JPH0360131A

JPH0360131A - 半導体装置の製造方法

Info

Publication number: JPH0360131A
Application number: JP19411189A
Authority: JP
Inventors: Mitsuhiro Mori; 森　光廣; Masayoshi Kobayashi; 正義小林; Masao Yamane; 正雄山根; Susumu Takahashi; 進高橋
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1989-07-28
Filing date: 1989-07-28
Publication date: 1991-03-15

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は化合物半導体ＭＥＳＦＥＴあるいは２次元電子
ガスＦＥ’Ｉ’（以後２ＤＥＧＦＥＴと略称する）等の
半導体装置の製造方法に係り、特に微細なゲート長を有
するマツシュルーム型ゲート電極を再現性よく、かつウ
ェハ面内で均一に作製可能とする。半導体装置の製造方
法に関する。

〔従来の技術〕

従来Ｅ’ＥＴのゲート電極の微細化には、電子線直接描
画や集束イオンビームを用い、レジストを微細加工する
方法が用いられていた（例えば電子情報通信学会研究会
資料　ＥＤ８７−１５８（１９８８））。

一般にＧａＡｓＭＥＳＦＥＴや２ＤＥＧＦＥ！Ｔ等の半
導体装置においては、ゲート長０．３μｍ前後のゲート
電極は第２図（ａ）〜（ｃ）のような工程で作製される
。

（ａ）ソース電極１２およびドレイン電極１３を有する
Ｇ　ａ　Ａ　ｓウェハ１１を用意する。２４は５ｉ０２
等の絶縁膜である。

（ｂ）電子線レジスト２５を塗布した後、電子線描画装
置でレジスト上に所望の図形を描画し、これを現像する
。

（Ｃ）該レジスト２５をエツチングマスクとして、絶縁
膜１４及びＧ　ａ　Ａ　ｓウェハ１１の一部をエツチン
グした後、ゲート電極用金属膜として、例えばアルミニ
ウム／チタン（Ａ　Ｑ　／　’１’　ｉ　）を被着して
、リフトオフによってゲート電極２６を形成する。

しかしながら、ゲート長を短縮して＾性能化を図る上で
、従来技術のみでは限界があった。即ち、ゲート長が０
．３μｍ程度になると、電子線描画のみで再現性よくゲ
ート電極を作製することは困難であった。また、ゲート
長の微細化に伴い、ゲート電極の断山積が小さくなり、
ゲート抵抗が大きくなる。つまり、素子性能の向上を図
るため、ゲート電極の微細化を進めるに従い、このゲー
ト抵抗の増大がゲート電極の微細化の効果を相殺すると
いう問題があった。即ち、素子の高周波特性および雑音
指数等の性能を改善するうえで、従来の方法では限界が
あった。

〔発明が解決しようとする課題〕

上記従来技術に関し、電子線直接描画や集束イオンビー
ムを用い、レジスト寸法のみでグー１〜電極の微細加工
を図る方法は、（１）０．３μｍ以ドの微細化が安定に
再現性良くできない、（２）ゲート長の微細化に伴い、
ゲート電極の断面積が小さくなるため、ゲート抵抗が大
きくなるという欠点があった。

本発明の目的は、０．３μｍ以ドのゲート長を有するＧ
ａＡｓＭＥＳＦｈＴや２ＤビＧＦビＴ等の半導体装置に
おいて、再現性よくゲート長を制御でき、かつ低ゲート
抵抗のゲート電極構造を容易に形成できる半導体装置の
製造方法を提供することにある。

〔課題を解決するための手段〕

上記目的は、第１図にボす方法により構成できる。

（ａ）ソース電極１２およびドレイン電極１３を有する
Ｇ　ａ　Ａ　ｓウェハ１１を用意する。工４は第１の絶
縁膜であり、５ｉＯｚＣＶＤ膜等を用いる。

（ｂ）第１の絶縁ミニ４を電子線描画法及びドライエツ
チング法によって、開口する。この時の開口寸法は０．
３μｍ　−０、４μｍである。この後、第２の絶縁膜１
５０を被着する。この膜としては、開口部が十分に埋ま
った形状にするため５ｉＯｚプラズマＣＶＬ）膜等を用
いる。

（Ｃ）ＲＩＥ法を用いて、第２の絶縁膜１５０を異方性
ドライエツチングし、第２の絶縁膜の側棲１５１を形成
する。この側壁１５１によってできた開口部の寸法は０
．１μｍ　＝　０　、２μｍである。

（ｄ）レジスト１６を用い、この側壁１５１によってで
きた開口部より大きな開口を有するパターンを形成する
。続いて、該ＧａＡｓウェハ１１の一部をエツチングで
除去する。このエツチングにより、リセス１７を形成す
る。

この目的は（イ）ドライエツチングダメージの人つた結
晶層を除去する。（ロ）相互コンダクタンスを向上させ
、素子特性を改再することである。

（ｅ）ゲート電極用金属膜１８０を被着する。

（ｆ）　リフトオフ法により不要な金＆ＬＶを除去し、
ゲート塩１４１８１を形成する。

また、ゲート電極加工の別の方法として、（ｇ）レジス
ト１６′をエツチングとして用い、ゲート電極用金属膜
１８０をドライエツチング法により加工し、ゲート電極
１８１を形成することもできる。

〔作用〕

現在、電子線描画法で再現性よく、安定に形成できる開
口寸法は０．３μｍ程度である。この電子線レジストの
パターンを用いて、第１の絶縁膜１４をＨＩＥ法により
垂直に異方性エツチングし。

レジストパターンの転写を行う。この際、第１の絶縁１
換の開口寸法は０．０５μｍ　＝　Ｏ、↓μｍ程度、レ
ジスト膜の当初の開口寸法より広がってしまう。

この後、第１の絶縁膜を被着し、その側壁を）ＩＬＨ法
で形成する。この側漿により、開口寸法は０．１μｍ−
０，２μｍに狭められる。

続いて、該Ｇ　ａ　Ａ　ｓウェハ１１の一部をエツチン
グで除去する。このエツチングにより、リセスを゛形成
する。この目的は（イ）ドライエツチングダメージの入った結晶層の除去（ロ）相互コンダクタンスを向上させ、索子特性の改善
をすることである。

最後に、ゲート電極用全屈膜１８０を被着し、リフトオ
フ法あるいは通常のリソグラフィー技術を用いてゲート
電極１８１を形成する。これにより、いわゆるマツシュ
ルーム型ゲート電極ができ。

ゲート抵抗を著しく低減できる。

〔実施例〕

以−ドに、本発明を実施例により説明する。

〔実施例１〕第３図はＧａＡｓ／　ＧａＡ　Ｑ　Ａａ２Ｄｌ！ＧＦビ
Ｔの作製に本発明を適用したときの断面工程図を表わし
ている。

（ａ）ソース電極１２およびドレイン電極１３を有する
ＧａＡｓ／ＧａＡ　Ｑ　Ａｓ２ＤＩ４ＧＦＨＴウエハ３
１を用意する。３２０は５ｉＯｚＣＶＤ膜２００Åであ
す、ソース電極１２およびドレイン電極１３と等しい厚
さに設定する。

ＧａＡｓ／ＧａＡ　Ｑ　Ａｇ２ＤＨＧＦＨＴウエハ３１
は、半絶縁性Ｇ　ａ　Ａ　ｓ基板３１０．アンドープＧ
ａＡ　Ｑ　Ａｓバッファ層３１１．アンドープＧ　ａ　
Ａ　ｓ　ｋ！ｊ３１２　ｐｎ　＋ＧａＡ　ｒＩ　Ａｓ層
３１３．ｎ＋ＧａＡｓキャップ層３１４からなっている
。

（ｂ）次に、ソース電極１２およびドレイン電極１３を
保護するため、５ｉ（ｈＣＶＤ　ＰＩｊ４３２１を３０
００人被着する。

（ｃ）電子線描画法により、電子線レジストを描画り、
０．３μｍのパターンを形成する。この電子線レジスト
のパターンをエツチングマスクとしテ、　５ｉＯｔＣＶ
Ｄ膜３２０および３２１をエツチングする。エツチング
にはＲＩＥ装置を用い、エツチングガスＣＨＦ　ｓで垂
直に異方性エツチングする。この時、５ｉＯｚ（：ＶＤ
膜３２の開口寸法は０．３５μｍである。このとき電子
線レジストに替え、電子線レジスト／ＳＯＧ／ホトレジ
ストの三層構造の多層レジスト膜を用いると、さらに５
ｉＯｚＣＶＤ膜３２の加工寸法精度の点で安定する。

続いて、５ｉＯｚプラズマＣｖｌ）膜３３を４０００Å
被着する。

（ｄ）ＲＩｐ装置を用い、エツチングガスＣＨＦｎで垂
直に異方性エツチングを行い、ＳｉＯｘプラズマＣＶＬ
）膜の側壁３３０を形成する。このとき、該側壁３３０
によって形成された開口寸法は０．１μｍである。

（ｅ）通常のホトリソグラフィ技術を用いて、該側壁３
３０によって作られた開口よりも大きな寸法のレジスト
３４のパターンを形成する。この後、ｎ＋ＧａＡｓ　　
キャップ層３１３をエツチングして、ｎ　十Ｇ　ａ　Ａ
　Ｑ　Ａ　ｓ　　層３１２を露出させる。なお、ここで
はパターン形成にホトレジスト以外に電子線レジストを
用いても良い。

（ｆ）ゲート電極用全屈膜３５０として、ＡＩｌ／１゛
ｉ二層膜を蒸着する。膜厚はそれぞれ５０００人。

５００λである。

（ｇ）リフトオフ法により金属膜３５０の不要部を取り
除き、所望の形状のマツシュルーム型ゲート電極３５１
を再現性良く形成する。この時のゲート長を走査型電子
顕ａＳで測定したところ、従来法では安定に実現できな
かった寸法であるゲート長０．１５μｍがウェハ曲内で
、均一に作製できていた。

ゲート抵抗は、従来の形状のゲート電極に比較して、約
１／４に低減できた。そのため、最大発振周波数ｆｍａ
ｘ：１５０ＧＨｚ　　、１２ＧＨｚにおける最小雑音指
数ＮＦｍ１ｎ＝０．６ｄＢを実現できた。

なお本発明を、１ｎＧａＡｓ／　ＧａＡ　Ｑ　Ａｓ２Ｄ
１４Ｇ？’ビ１′あるいは１ｎＧａＡｓ／　ＩｎＡ　ｎ
　Ａｓ２ＤビＧＦＨＴ等にも適用できることは明らかで
ある。

またこれらを能動素子として用いた化合物半纏体集積回
路を作製する際にも、本発明が有効であることはいうま
でもない。

〔実施例２〕第４図はＧａＡｓＭＭＳＦＩ：Ｔの作製に本発明を適用
したときの新曲工程図を表わしている。

（ａ）ソース電極１２およびドレイン電極１３を有する
ＧａＡｓＭＨ８Ｆビ゛１゛ウェハ４工を用意する。１４
は第１の絶縁膜であり、　５ｉ（ｂＣＶＤ膜等を用いる
。

続いて、　５ｉＯｚＣＶＤ膜の側壁４２を形成する。

［ｉａＡｓＭｈＳＦビ１°ウェハ４１は、半絶縁性Ｇ　
ａ　Ａ　ｓ基板４１１上に、ｎＧａＡｓ層４１１、ｎＧ
ａＡｓ層１１　層をエピタキシャル成長したもめである
。

（ｂ）ゲート電極形成予定部のｎＧａＡｓ層１１層及び
ｎＧａＡｓ層４１１の一部の深さまでリセスエッチング
する。これにより、絶縁膜のドライエツチングの際にダ
メージを受けた結晶層の除去する。またこのリセスエッ
チングにより、相互コンダクタンスを向上させ、索子特
性を改善できるにの時ソース電極１２及びドレイン電極
１３は第１の絶縁膜１４で覆われているので、エツチン
グ液によって電極周辺が侵されることは無い。

（ｃ）ゲート電極用金属膜４３０を蒸着後、レジスト４
４によりパターンを形成する。

（ｄ）Ａｒイオンミリングまたは塩素系エツチングガス
をＦＡいたＲ１Ｅエツチング法により、ゲート電極４３
１を形成する。

〔発明の効果〕

本発明によれば、０．３μｍ以下のゲート長を有するＧ
ａＡｓ札ＳＦビ１′や２ＤｈＣｉＧｈＴ等の半導体装置
において、再現性よくゲート長を制御でき、かつ低ゲー
ト抵抗のゲート電極構造を容易に形成できる。

ゲート抵抗は、従来の形状のゲート電極に比較して、約
１／４に低減でき、最大発振周波数ｆｍａｘ。

最小雑音指数ＮＦｍ１ｎ等の素子特性を改弄できた。

【図面の簡単な説明】

第１図は本発明によるゲート電極形成法を則いた半導体
装置の断面工程図、第２図は従来のゲート電極形成法を
用いた半導体装置の断１ｍ工程図。第３図及び第４図は本発明をＧａＡｓ／ＧａＡ　Ｑ　Ａ
ｓ２ＤＥ［ｉＦＩ：Ｔ及びＧａＡｓＭＨ５ＦＩ＜Ｔのゲ
ート電極の形成に適用した場合の断面工程図を示す。１１・・・Ｇ　ａ　Ａ　ｓウェハ、１２・・・ソース電
極、１３・・・ドレイン電極、１４・・・第１の絶縁膜
、１５０・・“第２の絶縁膜、１５１，３３０．４２・
・・側壁、工６，１６’　、３４，４４・・・レジスト
、１７・・・リセス、１８０，３５０，４３０・・・ゲ
ート電極用金属膜、１８１，２６，３５１，４３１・・
・ゲート電極、２４・・・絶縁膜、２５・・・電子線レ
ジスト、３ｌ−ＧａＡｓ／　ＧａＡ　Ｑ　Ａｓ”ｌＩＪ
ＭＧＦビ′ｒウェハ、３１３−・。ｎ＋Ｇ　ａ　Ａ　Ｑ　Ａ　ｓ層、３１４−ｎ＋ＧａＡｓ
キャップ層、３２，３２０，３２１−８ｉ○、ＣＶＯ＊
り、３３−８ｉＯ２プラズマＣＶ　Ｄ　膜、４　Ｌ　−
ＧａＡｓＭＭＳドＥＴウェハ、４１１　＝−ｎ　Ｏａ　
Ａ　ｓ　Ｍ、４１２−・・ｎ＋Ｇ　ａ　Ａ　ｓ層。第配（ｂ）（ｆン鴇２（硫）第瞥（久）（ｂ）

Claims

【特許請求の範囲】１、第１の絶縁膜で覆われた、ソース電極及びドレイン
電極を有する半導体ウェハにおいて、第１の絶縁膜を電
子線描画法とドライエッチングによつて開口する工程と
、第２の絶縁膜を被着する工程と、異方性ドライエッチ
ングにより第２の絶縁膜の側壁を形成する工程と、リフ
トオフ用レジストパターンを形成する工程と、ゲート金
属を被着した後リフトオフしてゲート電極を形成する工
程とから少なくとも半導体装置の製造方法。２、第１の絶縁膜で覆われた、ソース電極及びドレイン
電極を有する半導体ウェハにおいて、第１の絶縁膜を電
子線描画法とドライエッチングによつて開口する工程と
、第２の絶縁膜を被着する工程と、異方性ドライエッチ
ングにより第２の絶縁膜の側壁を形成する工程と、ゲー
ト金属を被着した後にエッチングによつてゲート電極を
形成する工程とから少なくともなる半導体装置の製造方
法。