JPH0358613A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH0358613A JPH0358613A JP1194761A JP19476189A JPH0358613A JP H0358613 A JPH0358613 A JP H0358613A JP 1194761 A JP1194761 A JP 1194761A JP 19476189 A JP19476189 A JP 19476189A JP H0358613 A JPH0358613 A JP H0358613A
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- transistor
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Links
- 239000004065 semiconductor Substances 0.000 title claims description 5
- 230000007257 malfunction Effects 0.000 abstract description 4
- 238000001514 detection method Methods 0.000 abstract description 3
- 101100535994 Caenorhabditis elegans tars-1 gene Proteins 0.000 abstract 1
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 2
- HCUOEKSZWPGJIM-IYNMRSRQSA-N (e,2z)-2-hydroxyimino-6-methoxy-4-methyl-5-nitrohex-3-enamide Chemical compound COCC([N+]([O-])=O)\C(C)=C\C(=N\O)\C(N)=O HCUOEKSZWPGJIM-IYNMRSRQSA-N 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
Landscapes
- Electronic Switches (AREA)
- Logic Circuits (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、絶縁ゲート電界効果型トランジスタで構成さ
れる半導体集積回路に含まれる出力回路に関する。
れる半導体集積回路に含まれる出力回路に関する。
［従来の技術コ
従来の出力回路は第３図に示すように、メモリ装置の読
み出し動作では人力端子５に現れたメモリセルからの信
号をセンスアンプ回路８て読み取り、直列に接続された
トランジスタ２２．２３と、出力バツファ回路９からな
る出力回路１００て外部に出力していた。
み出し動作では人力端子５に現れたメモリセルからの信
号をセンスアンプ回路８て読み取り、直列に接続された
トランジスタ２２．２３と、出力バツファ回路９からな
る出力回路１００て外部に出力していた。
［発明が解決しようとする問題点］
上述した従来の回路では、出力回路から外部に供給され
る信号が高レベルの場合には、出力端子７へ大きな電流
が流れ出し、低レベルの場合には出力端子から大きな電
流が流れ込む。従って、前記の出力回路１００を複数個
並列に設けた場合には、その出力端子の１言号がすへて
同一レベルになると、大電流が流れてノイズか増大し、
電流やグラントが共通の他の内部回路に誤動作が生しる
という問題がある。
る信号が高レベルの場合には、出力端子７へ大きな電流
が流れ出し、低レベルの場合には出力端子から大きな電
流が流れ込む。従って、前記の出力回路１００を複数個
並列に設けた場合には、その出力端子の１言号がすへて
同一レベルになると、大電流が流れてノイズか増大し、
電流やグラントが共通の他の内部回路に誤動作が生しる
という問題がある。
［問題点を解決するための手段］
本発明の要旨は、ソースを電源に接続された第１トラン
ジスタと、ソースをグラントに接続された第２トランジ
スタとを有し第１および第２トランジスタのトレインを
互いに接続して出力端子とする出力回路を複数含む半導
体回路において、上記出力回路は各第１トランジスタと
並列に電源および出力端子にそれぞれ接続される第３ト
ランジスタと、各第２のトランジスタと並列にグラント
および出力端子にそ、各第２のトランジスタと、上記複
数の第１トランジスタおよび第２トランジスタの各ゲー
ト人力信号の一致を検出して第３トランジスゲート入力
信号のゲート人力信号を制御する制御回路とをさらに有
することである。
ジスタと、ソースをグラントに接続された第２トランジ
スタとを有し第１および第２トランジスタのトレインを
互いに接続して出力端子とする出力回路を複数含む半導
体回路において、上記出力回路は各第１トランジスタと
並列に電源および出力端子にそれぞれ接続される第３ト
ランジスタと、各第２のトランジスタと並列にグラント
および出力端子にそ、各第２のトランジスタと、上記複
数の第１トランジスタおよび第２トランジスタの各ゲー
ト人力信号の一致を検出して第３トランジスゲート入力
信号のゲート人力信号を制御する制御回路とをさらに有
することである。
することである。
［発明の作用コ
上記構成に係る出力回路では制御回路か各ゲート人力信
号の一致または不一致を検出して、第３および第４トラ
ンジスタを制御し、大電流の流入，流出を抑制する。し
たがって電源またはグランドに電圧レヘル変動に起因す
るノイズは発生せず、内部回路は誤動作をしない。
号の一致または不一致を検出して、第３および第４トラ
ンジスタを制御し、大電流の流入，流出を抑制する。し
たがって電源またはグランドに電圧レヘル変動に起因す
るノイズは発生せず、内部回路は誤動作をしない。
［実施例］
次に、本発明の実施例について図面を参照して説明する
。本実施例ではＣＭＯＳＩ−ランジスタの回路について
説明する。
。本実施例ではＣＭＯＳＩ−ランジスタの回路について
説明する。
第１図は本発明の一実施例の回路を示すブロック図であ
り、第２図は第１図の検出回路１０の詳細回路図である
。
り、第２図は第１図の検出回路１０の詳細回路図である
。
メモリ装置の読み出し動作で説明を行うと端子５，５′
にはメモリセルデータなどの内部信号が印加される。例
えば端子５，５′共に低レベルのメモリセルデータ信号
が印加されると、センスアンブ回路８と８゛の出力２０
と２１は共に高レベルとなり排他的論理和ケート（以下
、ＥＯＲ）１】のゲートには共に高レベルの信号が印加
され、インバータ１２によって反転された高レヘルの信
号がノアゲート（以下、ＮＯＲ）１４．１７の一方のゲ
ートに印加される。出力回路９，９′にはセンスアンプ
回路８と８′の高レベルの信号が印加され、出力回路は
高レベルの信号を出力し、トランジスタ１， ２．
１’， ２’のゲートには高レベルの信号が印加さ
れトランジスタ２と２゛のみがオン状態となる。またＮ
ＯＲ１４の一方のゲートには出力回路９の出力信号高レ
ヘルが印加され、ＮＯＲ１ ７の一方のゲートには、出
力回路９の出力信号がインバータ１６で反転され、低レ
ベルの信号が印加される。端子１８にはＮＯＲ １ ４
の信号がインバータ１５て反転された高レベルの信号が
出力され、トランジスタ３と３′のゲートには高レベル
の信号が印加され、オフ状態となる。端子１９にはＮＯ
Ｒ １７の低レベルの信号が出力され、トランジスタ４
と４′のゲートに印加されオフ状態となる。以上のよう
に動作を行い、トランジスタ２と２′のみオン状態とな
る。同時に複数の出力端子から低レベルの信号を出力す
ると、大電流が内部回路に流れ込むことになるがトラン
ジスタ２と２゛のみがオン４犬態となることによって出
力端子から流れ込む電流をトランジスタ４と４′で減ら
し、グランドノイズの発生を抑制できる。
にはメモリセルデータなどの内部信号が印加される。例
えば端子５，５′共に低レベルのメモリセルデータ信号
が印加されると、センスアンブ回路８と８゛の出力２０
と２１は共に高レベルとなり排他的論理和ケート（以下
、ＥＯＲ）１】のゲートには共に高レベルの信号が印加
され、インバータ１２によって反転された高レヘルの信
号がノアゲート（以下、ＮＯＲ）１４．１７の一方のゲ
ートに印加される。出力回路９，９′にはセンスアンプ
回路８と８′の高レベルの信号が印加され、出力回路は
高レベルの信号を出力し、トランジスタ１， ２．
１’， ２’のゲートには高レベルの信号が印加さ
れトランジスタ２と２゛のみがオン状態となる。またＮ
ＯＲ１４の一方のゲートには出力回路９の出力信号高レ
ヘルが印加され、ＮＯＲ１ ７の一方のゲートには、出
力回路９の出力信号がインバータ１６で反転され、低レ
ベルの信号が印加される。端子１８にはＮＯＲ １ ４
の信号がインバータ１５て反転された高レベルの信号が
出力され、トランジスタ３と３′のゲートには高レベル
の信号が印加され、オフ状態となる。端子１９にはＮＯ
Ｒ １７の低レベルの信号が出力され、トランジスタ４
と４′のゲートに印加されオフ状態となる。以上のよう
に動作を行い、トランジスタ２と２′のみオン状態とな
る。同時に複数の出力端子から低レベルの信号を出力す
ると、大電流が内部回路に流れ込むことになるがトラン
ジスタ２と２゛のみがオン４犬態となることによって出
力端子から流れ込む電流をトランジスタ４と４′で減ら
し、グランドノイズの発生を抑制できる。
また上記とは逆に５と５′に高レベルの信号が印加され
た場合にも同様の動作を行い、トランジスタ１と１′の
みオン状態とすることにより、出力端子に流れ出る電流
をトランジスタ３と３′で減らし、電源ノイズの発生を
抑制できる。
た場合にも同様の動作を行い、トランジスタ１と１′の
みオン状態とすることにより、出力端子に流れ出る電流
をトランジスタ３と３′で減らし、電源ノイズの発生を
抑制できる。
［発明の効果］
以上説明したように本発明は複数の出力信号の一致を検
出し、出力時に流れる大電流を抑えることにより、内部
の電源のグランドに発生するノイズを抑え、センスアン
プなどの内部回路の誤動作を防止することができる。
出し、出力時に流れる大電流を抑えることにより、内部
の電源のグランドに発生するノイズを抑え、センスアン
プなどの内部回路の誤動作を防止することができる。
４．
１， １′
３， ３′
２２ ・ ・
・Ｐ型トランシスタ、
２， ２′
４．４’，２３・・・・Ｎ型トランジスタ、５，５゛
・・・・・・・人力端子、６，６′ ・・・・・・
・電源端子、７，７′ ・・・・・・・出力端子、８
，８′ ・・・・・・・センスアンプ回路、９，９′
・・・・・・・出力バッフ７回路、ｌＯ・・・・・
・・・・検出回路、 １ １ ・ ・ ・ ・ ・ ・ ・ ・ ・ ＥＯＲ
ゲ一ト、１２，１５，１６・●●インバータ、 １４，１７ ・ ・ ・ ・ ・ ・ ＮＯＲゲート
、１３， １ ３′ １ ８， １ ８′ １ ９， １ ９′ ２０， ２１ ・端子。
・・・・・・・人力端子、６，６′ ・・・・・・
・電源端子、７，７′ ・・・・・・・出力端子、８
，８′ ・・・・・・・センスアンプ回路、９，９′
・・・・・・・出力バッフ７回路、ｌＯ・・・・・
・・・・検出回路、 １ １ ・ ・ ・ ・ ・ ・ ・ ・ ・ ＥＯＲ
ゲ一ト、１２，１５，１６・●●インバータ、 １４，１７ ・ ・ ・ ・ ・ ・ ＮＯＲゲート
、１３， １ ３′ １ ８， １ ８′ １ ９， １ ９′ ２０， ２１ ・端子。
Claims (1)
- ソースを電源に接続された第１トランジスタと、ソー
スをグランドに接続された第２トランジスタとを有し第
１および第２トランジスタのドレインを互いに接続して
出力端子とする出力回路を複数含む半導体集積回路にお
いて、上記出力回路は各第１トランジスタと並列に電源
および出力端子にそれぞれ接続される第３トランジスタ
と、各第２のトランジスタと並列にグランドおよび出力
端子にそれぞれ接続される第４トランジスタと、上記複
数の第１トランジスタおよび第２トランジスタの各ゲー
ト入力信号の一致を検出して第３トランジスタおよび第
４トランジスタのゲート入力信号を制御する制御回路と
をさらに有することを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1194761A JPH0358613A (ja) | 1989-07-27 | 1989-07-27 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1194761A JPH0358613A (ja) | 1989-07-27 | 1989-07-27 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0358613A true JPH0358613A (ja) | 1991-03-13 |
Family
ID=16329797
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1194761A Pending JPH0358613A (ja) | 1989-07-27 | 1989-07-27 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0358613A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6232861B1 (en) | 1995-06-05 | 2001-05-15 | Nihon Shingo Kabushiki Kaisha | Electromagnetic actuator |
-
1989
- 1989-07-27 JP JP1194761A patent/JPH0358613A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6232861B1 (en) | 1995-06-05 | 2001-05-15 | Nihon Shingo Kabushiki Kaisha | Electromagnetic actuator |
| US6404313B2 (en) | 1995-06-05 | 2002-06-11 | Nihon Shingo Kabushiki Kaisha | Electromagnetic actuator |
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