JPH0357263A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0357263A JPH0357263A JP19349589A JP19349589A JPH0357263A JP H0357263 A JPH0357263 A JP H0357263A JP 19349589 A JP19349589 A JP 19349589A JP 19349589 A JP19349589 A JP 19349589A JP H0357263 A JPH0357263 A JP H0357263A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 14
- 238000004519 manufacturing process Methods 0.000 title claims description 7
- 239000010408 film Substances 0.000 claims abstract description 19
- 239000010409 thin film Substances 0.000 claims abstract description 11
- 239000000758 substrate Substances 0.000 claims abstract description 5
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 8
- 239000010937 tungsten Substances 0.000 claims description 8
- 229910052721 tungsten Inorganic materials 0.000 claims description 8
- 229910021332 silicide Inorganic materials 0.000 claims description 6
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 6
- 238000000034 method Methods 0.000 claims description 3
- 238000010438 heat treatment Methods 0.000 claims 1
- 238000000137 annealing Methods 0.000 abstract description 8
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 abstract description 3
- 229910021342 tungsten silicide Inorganic materials 0.000 abstract description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- 239000005380 borophosphosilicate glass Substances 0.000 description 2
- 101150093335 KIN1 gene Proteins 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- -1 gate electrode Substances 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- QGLKJKCYBOYXKC-UHFFFAOYSA-N nonaoxidotritungsten Chemical compound O=[W]1(=O)O[W](=O)(=O)O[W](=O)(=O)O1 QGLKJKCYBOYXKC-UHFFFAOYSA-N 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910001930 tungsten oxide Inorganic materials 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、薄膜抵抗体壱有する半導体装置に関する。
この発門は、タングステン・シリサイトからなるＥ Ｆ
Ｊ ｉｆｆ抗体を有する半導体装置の製造方法において
、タングステン．シリサイドを形成してから約４３０℃
の適当なアニール時間を施すことにより、所望の抵抗を
得ることができるようにしたものである。
Ｊ ｉｆｆ抗体を有する半導体装置の製造方法において
、タングステン．シリサイドを形成してから約４３０℃
の適当なアニール時間を施すことにより、所望の抵抗を
得ることができるようにしたものである。
第２図ｌａｄ， ＋ｂｌは従来の半導体装置の製造工程
順を示す断面図である。
順を示す断面図である。
Ｐ型半導体基板１０１上にフィールド酸化膜１０２をさ
らにＮ゛型のソース領域１０３とドレイン領域１０４を
形威し、ゲート絶縁膜１０５を介してゲート電極１０６
を形成する。さらに中間絶縁膜ＢＰＳＧＩＩ！２１０７
を形成し、タングステン・シリサイドからなる薄膜抵抗
体１０８を形成ずる（第２図ｉａ）参照）．ＣＶＤ酸化
膜１１０をバターニングし、アルミニウム配線ｉｌｌを
形成する（第２図山）参照）。
らにＮ゛型のソース領域１０３とドレイン領域１０４を
形威し、ゲート絶縁膜１０５を介してゲート電極１０６
を形成する。さらに中間絶縁膜ＢＰＳＧＩＩ！２１０７
を形成し、タングステン・シリサイドからなる薄膜抵抗
体１０８を形成ずる（第２図ｉａ）参照）．ＣＶＤ酸化
膜１１０をバターニングし、アルミニウム配線ｉｌｌを
形成する（第２図山）参照）。
タングステン．シリサイドのｙｉ膜抵抗体を形成する場
合、所望の抵抗を得られなく目標の抵抗に比べて低い場
合があるという課題があった。
合、所望の抵抗を得られなく目標の抵抗に比べて低い場
合があるという課題があった。
（諜題を解決するための手段〕
上記の課題を解決するためにタングステン・ソリサイド
の薄１１９ ｉｆｆ；抗体を形成後、約４３０ ’ｃの
アニールを適当な時間処理する。
の薄１１９ ｉｆｆ；抗体を形成後、約４３０ ’ｃの
アニールを適当な時間処理する。
上記のようにタングステン，ノリサイドの薄膜抵抗体を
形成後、約４３０゜Ｃのアニールを適当な時間処理する
ことにより目的の抵抗を得ることができる。
形成後、約４３０゜Ｃのアニールを適当な時間処理する
ことにより目的の抵抗を得ることができる。
以下、本発明を実施例を用いて説明する。第１図ｔａ＋
〜（Ｃ＋は本発明の半導体１ζ置の製造工程順を示す断
面図である。
〜（Ｃ＋は本発明の半導体１ζ置の製造工程順を示す断
面図である。
Ｐ型半導体基仮ｌ上にフィールド酸化膜２をさらにＮ゛
型のソース領域３とドレイン碩域４を形成し、ゲート絶
縁膜５を介してゲート電極６を形成する。さらに中間絶
縁膜ＢＰＳＧ膜７を形成し、タングステン，シリサイド
からなる薄膜抵抗体８を形成する（第１図（ａｌ参照〉
。
型のソース領域３とドレイン碩域４を形成し、ゲート絶
縁膜５を介してゲート電極６を形成する。さらに中間絶
縁膜ＢＰＳＧ膜７を形成し、タングステン，シリサイド
からなる薄膜抵抗体８を形成する（第１図（ａｌ参照〉
。
上記′ｉＲ膜抵抗体８を約４３０“ＣのＮ２アニールを
目的の抵抗を得る時間処理し、所望の抵抗を有するｇＩ
欣１氏抗体９を形成ずる（第１図＋ｂｌ参照）。
目的の抵抗を得る時間処理し、所望の抵抗を有するｇＩ
欣１氏抗体９を形成ずる（第１図＋ｂｌ参照）。
ＣＶＤ酸化膜ＩＯをパターニングし、アルミニウム配Ｖ
Ａ１ １を形威する（第１１２１（Ｃｌ参照）。
Ａ１ １を形威する（第１１２１（Ｃｌ参照）。
前記剃膜延抗体９において抵抗とＮ２アニール時間の関
係を第３図に示す。
係を第３図に示す。
本発明の半導体装置の製造方法はタングステンンリサイ
ドの薄膜抵抗体を形成後、Ｎ２アニルをすることにより
目的の抵抗を得ることができ、信頼性のある薄欣抵抗体
を有する半専体装置を提供できる。
ドの薄膜抵抗体を形成後、Ｎ２アニルをすることにより
目的の抵抗を得ることができ、信頼性のある薄欣抵抗体
を有する半専体装置を提供できる。
第１図（ａｌ〜（Ｃｌは本発明の半導体装置の製造工程
ＩｌｌｌＩ断面図、第２図（ａｌ． （ｂｌは従来の半
恵体公置の製造工程順断面図、第３図は薄膜抵抗体の抵
抗とＮ２アニール時間の関係図である。 ｌ・・・Ｐ型半導体 ２・・・フィールド酸化膜 ・Ｎ゛型ソース領域 ・Ｎ１型ドレイン領域 ・ゲート絶縁膜 ・ゲート電極 ・ＢＰＳＧ膜 ・タングステン・シリサイドから或る 薄膜抵抗体 ・アニール処理の薄膜抵抗体 ＣＶＤ酸化膜 ・アルミニウム配線 以
ＩｌｌｌＩ断面図、第２図（ａｌ． （ｂｌは従来の半
恵体公置の製造工程順断面図、第３図は薄膜抵抗体の抵
抗とＮ２アニール時間の関係図である。 ｌ・・・Ｐ型半導体 ２・・・フィールド酸化膜 ・Ｎ゛型ソース領域 ・Ｎ１型ドレイン領域 ・ゲート絶縁膜 ・ゲート電極 ・ＢＰＳＧ膜 ・タングステン・シリサイドから或る 薄膜抵抗体 ・アニール処理の薄膜抵抗体 ＣＶＤ酸化膜 ・アルミニウム配線 以
Claims (1)
- 半導体基板の表面部分にソース・ドレイン領域および前
記半導体基板上ゲート絶縁膜を介したゲート電極領域を
形成する工程と、これら領域の上面に絶縁層を形成する
工程と、前記絶縁層上にタングステン、シリサイドから
なる薄膜抵抗体を形成する工程と、熱処理を施す工程と
からなる半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19349589A JPH0357263A (ja) | 1989-07-25 | 1989-07-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19349589A JPH0357263A (ja) | 1989-07-25 | 1989-07-25 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0357263A true JPH0357263A (ja) | 1991-03-12 |
Family
ID=16308994
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19349589A Pending JPH0357263A (ja) | 1989-07-25 | 1989-07-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0357263A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06326254A (ja) * | 1993-05-14 | 1994-11-25 | Nec Corp | 抵抗素子の製造方法 |
| JP4823913B2 (ja) * | 2003-10-24 | 2011-11-24 | スタールカット インターナショナル ベスローテン フェンノートシャップ | 球面を有する物体のための検査デバイス |
-
1989
- 1989-07-25 JP JP19349589A patent/JPH0357263A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06326254A (ja) * | 1993-05-14 | 1994-11-25 | Nec Corp | 抵抗素子の製造方法 |
| JP4823913B2 (ja) * | 2003-10-24 | 2011-11-24 | スタールカット インターナショナル ベスローテン フェンノートシャップ | 球面を有する物体のための検査デバイス |
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