JPH06326254A - 抵抗素子の製造方法 - Google Patents
抵抗素子の製造方法Info
- Publication number
- JPH06326254A JPH06326254A JP11256993A JP11256993A JPH06326254A JP H06326254 A JPH06326254 A JP H06326254A JP 11256993 A JP11256993 A JP 11256993A JP 11256993 A JP11256993 A JP 11256993A JP H06326254 A JPH06326254 A JP H06326254A
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- Japan
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- film
- etching
- thin film
- resistance element
- resistor thin
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- Pending
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Abstract
(57)【要約】
【目的】抵抗体薄膜に接続する電極の加工による抵抗値
の変動やばらつきを低減する。 【構成】抵抗体薄膜２を含む表面にチャネルストッパ用
のＴｉ膜３を設け、その上に電極配線用のＡｕ膜４を堆
積してイオンミリング法によりパターニングし、その後
Ｔｉ膜３をウェットエッチングする。電極配線をウェッ
トエッチングだけでパターニングする場合に比べてエッ
チング精度が向上でき抵抗値の変動が少ない。
の変動やばらつきを低減する。 【構成】抵抗体薄膜２を含む表面にチャネルストッパ用
のＴｉ膜３を設け、その上に電極配線用のＡｕ膜４を堆
積してイオンミリング法によりパターニングし、その後
Ｔｉ膜３をウェットエッチングする。電極配線をウェッ
トエッチングだけでパターニングする場合に比べてエッ
チング精度が向上でき抵抗値の変動が少ない。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路等に用
いられる抵抗素子の製造方法に関する。
いられる抵抗素子の製造方法に関する。
【０００２】
【従来の技術】近年、半導体装置はますます高集積化が
進んでおり、それにともない能動素子のみならず、配線
や抵抗素子についても微細化が必要となっている。この
ため抵抗素子の加工精度の向上が求められ、抵抗素子の
材料としてドライエッチングによる加工が容易なタング
ステン系材料が用いられている。
進んでおり、それにともない能動素子のみならず、配線
や抵抗素子についても微細化が必要となっている。この
ため抵抗素子の加工精度の向上が求められ、抵抗素子の
材料としてドライエッチングによる加工が容易なタング
ステン系材料が用いられている。
【０００３】抵抗素子を構成する抵抗体薄膜から電極配
線を引出すためには、抵抗体薄膜上に設けた絶縁膜にス
ルーホールを設けて直接コンタクトを取るのが簡単であ
るが、スルーホールを設けるためのエッチングにより抵
抗体薄膜がオーバーエッチングされて抵抗値の変動やば
らつきを生ずるという問題があり、これを解決する方法
として、抵抗体薄膜を含む表面に設けた金属膜をパター
ニングして抵抗体薄膜の両端にコンタクトする電極配線
を形成することにより、抵抗素子の抵抗値の変動を防ぐ
方法がある（特開昭６３−３１６４６７号公報参照）。
線を引出すためには、抵抗体薄膜上に設けた絶縁膜にス
ルーホールを設けて直接コンタクトを取るのが簡単であ
るが、スルーホールを設けるためのエッチングにより抵
抗体薄膜がオーバーエッチングされて抵抗値の変動やば
らつきを生ずるという問題があり、これを解決する方法
として、抵抗体薄膜を含む表面に設けた金属膜をパター
ニングして抵抗体薄膜の両端にコンタクトする電極配線
を形成することにより、抵抗素子の抵抗値の変動を防ぐ
方法がある（特開昭６３−３１６４６７号公報参照）。
【０００４】図２（ａ）〜（ｃ）は従来の抵抗素子の製
造方法を説明するための工程順に示した平面図およびＡ
−Ａ′線断面図である。
造方法を説明するための工程順に示した平面図およびＡ
−Ａ′線断面図である。
【０００５】まず、図２（ａ），（ｂ）に示すように、
半導体基板（図示せず）の上に設けた絶縁膜１の上に抵
抗体薄膜２を選択的に設け、抵抗体薄膜２を含む表面に
金属膜９を堆積してウェットエッチングにより金属膜９
をパターニングして抵抗体薄膜２の両端にコンタクトす
る電極部分のみを形成する。
半導体基板（図示せず）の上に設けた絶縁膜１の上に抵
抗体薄膜２を選択的に設け、抵抗体薄膜２を含む表面に
金属膜９を堆積してウェットエッチングにより金属膜９
をパターニングして抵抗体薄膜２の両端にコンタクトす
る電極部分のみを形成する。
【０００６】次に、図２（ｃ）に示すように、抵抗体薄
膜２およびその両端の電極部分をマスクして金属膜９を
ドライエッチングでパターニングし、電極部分に接続す
る配線１０を形成する。
膜２およびその両端の電極部分をマスクして金属膜９を
ドライエッチングでパターニングし、電極部分に接続す
る配線１０を形成する。
【０００７】
【発明が解決しようとする課題】この従来の抵抗素子の
製造方法は、抵抗体の薄膜と接続する電極配線をウェッ
トエッチングによって形成するので微細な配線および抵
抗体薄膜の電極の加工が困難であり、また抵抗値は抵抗
体薄膜の電極間の距離によって規定されているのでサイ
ドエッチングによって抵抗値が設定値からずれたり、ば
らついたりするという問題が発生する。
製造方法は、抵抗体の薄膜と接続する電極配線をウェッ
トエッチングによって形成するので微細な配線および抵
抗体薄膜の電極の加工が困難であり、また抵抗値は抵抗
体薄膜の電極間の距離によって規定されているのでサイ
ドエッチングによって抵抗値が設定値からずれたり、ば
らついたりするという問題が発生する。
【０００８】本発明の目的は、微細かつ高精度の抵抗値
が得られる抵抗素子の製造方法を提供することにある。
が得られる抵抗素子の製造方法を提供することにある。
【０００９】
【課題を解決するための手段】本発明の抵抗素子の製造
方法は、半導体基板上に設けた絶縁膜の上に選択的に抵
抗体薄膜を形成する工程と、前記抵抗体薄膜を含む表面
に導電性のエッチングストッパ膜および前記エッチング
ストッパ膜よりもエッチング速度の大きい金属膜を順次
堆積して形成する工程と、前記金属膜を選択的に異方性
ドライエッチングして電極配線を形成する工程と、前記
電極配線をマスクとして前記エッチングストッパ膜をウ
ェットエッチングして除去する工程とを含んで構成され
る。
方法は、半導体基板上に設けた絶縁膜の上に選択的に抵
抗体薄膜を形成する工程と、前記抵抗体薄膜を含む表面
に導電性のエッチングストッパ膜および前記エッチング
ストッパ膜よりもエッチング速度の大きい金属膜を順次
堆積して形成する工程と、前記金属膜を選択的に異方性
ドライエッチングして電極配線を形成する工程と、前記
電極配線をマスクとして前記エッチングストッパ膜をウ
ェットエッチングして除去する工程とを含んで構成され
る。
【００１０】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１１】図１（ａ）〜（ｅ）は本発明の一実施例を
説明するための工程順に示した半導体チップの断面図で
ある。
説明するための工程順に示した半導体チップの断面図で
ある。
【００１２】まず、図１（ａ）に示すように、半導体基
板（図示せず）の上に設けた絶縁膜１の上に窒素を含む
タングステンシリサイド膜をスパッタ法により堆積した
後、ＳＦ6 ガスを用いた反応性イオンエッチング（ＲＩ
Ｅ）によりパターニングして抵抗体薄膜２を形成し、抵
抗体薄膜２を含む表面にエッチングストッパ膜となるＴ
ｉ膜３を堆積する。
板（図示せず）の上に設けた絶縁膜１の上に窒素を含む
タングステンシリサイド膜をスパッタ法により堆積した
後、ＳＦ6 ガスを用いた反応性イオンエッチング（ＲＩ
Ｅ）によりパターニングして抵抗体薄膜２を形成し、抵
抗体薄膜２を含む表面にエッチングストッパ膜となるＴ
ｉ膜３を堆積する。
【００１３】次に、図１（ｂ）に示すように、Ｔｉ膜３
の上に配線材としてＡｕ膜４を堆積し、Ａｕ膜４の上に
フォトレジスト膜５を塗布してパターニングする。次
に、フォトレジスト膜５をマスクとしてイオンミリング
法によりＡｕ膜４をエッチングする。このとき、イオン
ミリングの条件を加速電圧７５０Ｖ，イオン電流０．４
Ａとすると、Ａｕ膜４のエッチング速度はおよそ８０ｎ
ｍ／ｍｉｎでエッチング速度が約２０ｎｍ／ｍｉｎであ
るＴｉ膜３との選択比は４となり、配線に用いるＡｕ膜
４の厚さを５００ｎｍとすると、エッチング時間は約６
分となる。半導体ウェハの面内におけるエッチング速度
のばらつきを見込んで１分間程度のマージンを含んでエ
ッチングをＴｉ膜３で停止させるためのＴｉ膜３の厚さ
は５０ｎｍ程度で十分である。
の上に配線材としてＡｕ膜４を堆積し、Ａｕ膜４の上に
フォトレジスト膜５を塗布してパターニングする。次
に、フォトレジスト膜５をマスクとしてイオンミリング
法によりＡｕ膜４をエッチングする。このとき、イオン
ミリングの条件を加速電圧７５０Ｖ，イオン電流０．４
Ａとすると、Ａｕ膜４のエッチング速度はおよそ８０ｎ
ｍ／ｍｉｎでエッチング速度が約２０ｎｍ／ｍｉｎであ
るＴｉ膜３との選択比は４となり、配線に用いるＡｕ膜
４の厚さを５００ｎｍとすると、エッチング時間は約６
分となる。半導体ウェハの面内におけるエッチング速度
のばらつきを見込んで１分間程度のマージンを含んでエ
ッチングをＴｉ膜３で停止させるためのＴｉ膜３の厚さ
は５０ｎｍ程度で十分である。
【００１４】次に、図１（ｃ）に示すように、フォトレ
ジスト膜５を除去した後、バッファードフッ酸（ＢＨ
Ｆ）を用いＡｕ膜４をマスクとしてエッチングストッパ
膜としてのＴｉ膜３をエッチングして除去し、Ｔｉ膜３
およびＡｕ膜４を積層した電極配線を形成する。ここ
で、Ｔｉ膜３の厚さが５０ｎｍであるのでウェットエッ
チングによるサイドエッチ量は高々５０ｎｍ程度に抑え
ることができる。
ジスト膜５を除去した後、バッファードフッ酸（ＢＨ
Ｆ）を用いＡｕ膜４をマスクとしてエッチングストッパ
膜としてのＴｉ膜３をエッチングして除去し、Ｔｉ膜３
およびＡｕ膜４を積層した電極配線を形成する。ここ
で、Ｔｉ膜３の厚さが５０ｎｍであるのでウェットエッ
チングによるサイドエッチ量は高々５０ｎｍ程度に抑え
ることができる。
【００１５】次に、図１（ｄ）に示すように、抵抗体薄
膜２および電極配線を含む表面に熱ＣＶＤ法によりＳｉ
Ｏ2 膜を堆積して層間絶縁膜６を形成する。次に、層間
絶縁膜６の上にフォトレジスト膜７を塗布してパターニ
ングする。
膜２および電極配線を含む表面に熱ＣＶＤ法によりＳｉ
Ｏ2 膜を堆積して層間絶縁膜６を形成する。次に、層間
絶縁膜６の上にフォトレジスト膜７を塗布してパターニ
ングする。
【００１６】次に、図１（ｅ）に示すように、フォトレ
ジスト膜７をマスクとしてＣＦ4 ガスを用いる反応性イ
オンエッチングにより層間絶縁膜６を異方性エッチング
してコンタクト用のスルーホール８を形成する。
ジスト膜７をマスクとしてＣＦ4 ガスを用いる反応性イ
オンエッチングにより層間絶縁膜６を異方性エッチング
してコンタクト用のスルーホール８を形成する。
【００１７】このように本実施例では、エッチングスト
ッパ膜としてＴｉ膜３を設けることによりＡｕ膜４を異
方性エッチングで高精度にパターニングでき、Ｔｉ膜３
のサイドエッチも５０ｎｍ程度に抑えることができるの
で、抵抗体薄膜２に接続する電極配線の加工精度を向上
させて抵抗値の加工による変動を低く抑えることができ
る。
ッパ膜としてＴｉ膜３を設けることによりＡｕ膜４を異
方性エッチングで高精度にパターニングでき、Ｔｉ膜３
のサイドエッチも５０ｎｍ程度に抑えることができるの
で、抵抗体薄膜２に接続する電極配線の加工精度を向上
させて抵抗値の加工による変動を低く抑えることができ
る。
【００１８】これに対して従来例では、電極配線のサイ
ドエッチ量が電極配線の厚さ５００ｎｍと同程度となる
ので、例えば抵抗体薄膜２のシート抵抗を１５００Ω／
□として２５０Ωの抵抗体（幅２４μｍ，長さ４μｍ）
を形成する場合には、従来例で５００ｎｍのサイドエッ
チングが発生すると抵抗値は３１２Ωとなり、設計値に
くらべほぼ２５％も抵抗値が変動してしまう。これに対
し、本実施例によるとサイドエッチング量を５０ｎｍと
しても抵抗値は２５６Ωであり、抵抗値の設計値からの
変動は約２．５％と従来の約１０分の１に低減される。
ドエッチ量が電極配線の厚さ５００ｎｍと同程度となる
ので、例えば抵抗体薄膜２のシート抵抗を１５００Ω／
□として２５０Ωの抵抗体（幅２４μｍ，長さ４μｍ）
を形成する場合には、従来例で５００ｎｍのサイドエッ
チングが発生すると抵抗値は３１２Ωとなり、設計値に
くらべほぼ２５％も抵抗値が変動してしまう。これに対
し、本実施例によるとサイドエッチング量を５０ｎｍと
しても抵抗値は２５６Ωであり、抵抗値の設計値からの
変動は約２．５％と従来の約１０分の１に低減される。
【００１９】なお、エッチングストッパ膜としては、Ｔ
ｉ膜，Ｔａ膜，Ｃｒ膜のいずれか又はこれらを組合わせ
て形成した積層構造でも良く、配線材としてはＡｕ膜，
Ｐｔ膜，Ｍｏ膜のいずれか又はこれらを組合わせて形成
した積層膜を用いても良い。
ｉ膜，Ｔａ膜，Ｃｒ膜のいずれか又はこれらを組合わせ
て形成した積層構造でも良く、配線材としてはＡｕ膜，
Ｐｔ膜，Ｍｏ膜のいずれか又はこれらを組合わせて形成
した積層膜を用いても良い。
【００２０】
【発明の効果】以上説明したように本発明は、抵抗体薄
膜と電極配線用の金属膜との間にエッチングストッパ膜
を設けることにより金属膜を加工精度の良いイオンミリ
ングや反応性イオンエッチングでパターニングすること
が可能になり、ウェットエッチングによるサイドエッチ
を低く抑えて抵抗素子の加工時における抵抗値の変動や
ばらつきを防止できるという効果を有する。
膜と電極配線用の金属膜との間にエッチングストッパ膜
を設けることにより金属膜を加工精度の良いイオンミリ
ングや反応性イオンエッチングでパターニングすること
が可能になり、ウェットエッチングによるサイドエッチ
を低く抑えて抵抗素子の加工時における抵抗値の変動や
ばらつきを防止できるという効果を有する。
【図１】本発明の一実施例を説明するための工程順に示
した半導体チップの断面図。
した半導体チップの断面図。
【図２】従来の抵抗素子の製造方法を説明するための工
程順に示した半導体チップの平面図およびＡ−Ａ′線断
面図。
程順に示した半導体チップの平面図およびＡ−Ａ′線断
面図。
１ 絶縁膜 ２ 抵抗体薄膜 ３ Ｔｉ膜 ４ Ａｕ膜 ５，７ フォトレジスト膜 ６ 層間絶縁膜 ８ スルーホール ９ 金属膜 １０ 配線
Claims (4)
- 【請求項１】 半導体基板上に設けた絶縁膜の上に選択
的に抵抗体薄膜を形成する工程と、前記抵抗体薄膜を含
む表面に導電性のエッチングストッパ膜および前記エッ
チングストッパ膜よりもエッチング速度の大きい金属膜
を順次堆積して形成する工程と、前記金属膜を選択的に
異方性ドライエッチングして電極配線を形成する工程
と、前記電極配線をマスクとして前記エッチングストッ
パ膜をウェットエッチングして除去する工程とを含むこ
とを特徴とする抵抗素子の製造方法。 - 【請求項２】 抵抗体薄膜が窒素を含むタングステンシ
リサイド膜からなる請求項１記載の抵抗素子の製造方
法。 - 【請求項３】 エッチングストッパ膜がＴｉ膜，Ｔａ
膜，Ｃｒ膜のうちのいずれか又はこれらを組合わせて形
成した積層構造からなる請求項１又は請求項２記載の抵
抗素子の製造方法。 - 【請求項４】 金属膜がＡｕ膜，Ｐｔ膜，Ｍｏ膜のうち
のいずれか又はこれらを組合わせて形成した積層構造か
らなる請求項１又は請求項２記載の抵抗素子の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11256993A JPH06326254A (ja) | 1993-05-14 | 1993-05-14 | 抵抗素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11256993A JPH06326254A (ja) | 1993-05-14 | 1993-05-14 | 抵抗素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06326254A true JPH06326254A (ja) | 1994-11-25 |
Family
ID=14589994
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11256993A Pending JPH06326254A (ja) | 1993-05-14 | 1993-05-14 | 抵抗素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06326254A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002181603A (ja) * | 2000-12-13 | 2002-06-26 | Denso Corp | 薄膜部を有するセンサの製造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63316467A (ja) * | 1987-06-18 | 1988-12-23 | Seiko Instr & Electronics Ltd | 薄膜抵抗体を有する半導体装置及びその製造方法 |
| JPH01143236A (ja) * | 1987-11-27 | 1989-06-05 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPH0357263A (ja) * | 1989-07-25 | 1991-03-12 | Seiko Instr Inc | 半導体装置の製造方法 |
-
1993
- 1993-05-14 JP JP11256993A patent/JPH06326254A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63316467A (ja) * | 1987-06-18 | 1988-12-23 | Seiko Instr & Electronics Ltd | 薄膜抵抗体を有する半導体装置及びその製造方法 |
| JPH01143236A (ja) * | 1987-11-27 | 1989-06-05 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPH0357263A (ja) * | 1989-07-25 | 1991-03-12 | Seiko Instr Inc | 半導体装置の製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002181603A (ja) * | 2000-12-13 | 2002-06-26 | Denso Corp | 薄膜部を有するセンサの製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970617 |