JPS63316467A - 薄膜抵抗体を有する半導体装置及びその製造方法 - Google Patents

薄膜抵抗体を有する半導体装置及びその製造方法

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JPS63316467A
JPS63316467A JP15202687A JP15202687A JPS63316467A JP S63316467 A JPS63316467 A JP S63316467A JP 15202687 A JP15202687 A JP 15202687A JP 15202687 A JP15202687 A JP 15202687A JP S63316467 A JPS63316467 A JP S63316467A
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JP
Japan
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tungsten silicide
atomic
thin film
silicon
film resistor
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Pending
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JP15202687A
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English (en)
Inventor
Jun Osanai
潤 小山内
Takashi Hosaka
俊 保坂
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Seiko Instruments Inc
Original Assignee
Seiko Instruments Inc
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Publication date
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    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/20Resistors
    • H01L28/24Resistors with an active material comprising a refractory, transition or noble metal, metal compound or metal alloy, e.g. silicides, oxides, nitrides

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  • Computer Hardware Design (AREA)
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  • Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はD/A変換回路、A/D変換回路等の抵抗素子
を有する高集積、高密度MO8半導体装置の電気抵抗体
及びその製造方法に関する。
〔発明の概要〕
高精度かつ温度特性良好な薄膜抵抗体として70原子%
以上90原子%以下のシリコンを含むタングステンシリ
サイドを用いる。
製造方法はシリコン基板上の絶縁股上に被着したノンド
ープ多結晶シリコン上にスパッタリング法または化学気
相成長法(CV D)によりタングステンシリサイドを
被着させ、タングステンシリサイド及びノンドープ多結
晶シリコンを同時にパターニングし、絶縁膜にシリコン
基板及びゲート金属との電気的結合を得る為のコンタク
ト孔を開け、配線金属を被着し、タングステンシリサイ
ドのNNとなる部分はウェットエツチングにより、配線
となる部分はドライエツチングにより別々にパターニン
グし、非酸化性雰囲気中で400〜450°Cの熱処理
を行なう。
〔従来の技術〕
第4図及び第5図に従来の薄膜抵抗体を存する半導体装
置を示す。通常薄膜抵抗体として第4図に示ずNi−C
1,合金または第5図に示すCL −SiO合金が用い
られ、薄V 抵抗体のパターニングにはウニ、・トエノ
チングが用いられる。例えばNi −CL合金の場合に
は硝酸、塩酸、水の混合液または塩酸。
水の混合液か用いられ、CL−5iO合金の場合には塩
酸、水の混合液または硫酸、水の混合液が用いられる。
〔発明が解決しようとする問題点〕
しかし、従来の方法では薄膜抵抗体のパターニングに化
学反応によるウェットエツチングを用いており、エツチ
ングが等方的に進むためいわゆるアンダーカットが生し
寸法制御が困難であった。
従って、抵抗値に誤差が生じやすく高精度品への適用に
は極めて難しい状況にある。またエツチング後の溶液は
CL等の人体に有害な物質を含んでおり、その汲いや処
理方法及び処理に要する費用等の問題も有している。
〔問題点を解決するための手段〕
上記問題点を解決するために本発明は、71i膜抵抗体
として70原子%以上90原子%以下のシリコンを含む
タングステンシリサイドを用い、パターニングはドライ
エツチングで行なうようにした。
〔作用〕
第2図に75原子%のシリコンを含むタングステンシリ
サイドを水素雰囲気中で420℃の熱処理した場合のシ
ート抵抗値の温度特性を示す。平均抵抗温度係数(T 
CD)は+400ppm / ℃であり、N1−CL合
金のTCD±100pρIl/℃以内に比べると若干劣
るが、CL−5iO合金のT CD + 200〜−4
00ppm/℃に対して何ら遜色がなく、十分に抵抗体
として通用し得る。
またタングステンシリサイドはドライエツチングが可能
な合金であり、特に反応性イオンエツチング(RIE)
を使うとより微細なパターンが高精度に加工され、第1
図の場合タングステンシリサイド膜厚が1200人でシ
ート抵抗値が約128Ω/口であるが、より高いシート
抵抗値を持つNi −CL合金やCL−5iO合金を使
った場合と同程度の抵抗値精度を持つ抵抗体を作製する
のに同程度または以下の面積で済む。
さらにドライエツチング使用可能な利点としてウェット
エツチングの場合のような廃液の心配がなく、安全性、
コストの点で非常に有利である。
〔実施例〕
以下に本発明の実施例を図面に基づいて詳細に説明する
。第1図talはシリコン基板1上のシリコン熱酸化膜
2上にCVDによりシリコン酸化膜4を111.着し、
さらにCVDによりノンドープ多結晶シリコン6を約5
00大破着した図を示す。このノンドープ多結晶ソリコ
ンロは、シリコン酸化膜4に直接タングステンシリサイ
ドを被着するとタングステンシリサイドは酸化膜に対す
る密着性が良くないため膜はがれが生し、それを防ぐた
めタングステンシリサイドと酸化膜の間に挿入する必要
がある。この多結晶シリコン6はノンドープであるため
、抵抗値やTCPに全く影響を与えない。
次に第1図(blに示すように70原子%以上80原子
%以下のシリコンを含むタングステンシリサイド7を5
00〜1500人程度スパッタリング又はCVDにより
ノンドープ多結晶シリコン6上に破着する。
タングステンシリサイドのシリコンとタングステンの組
成比はスパッタリングの場合にはターゲットの組成によ
り、CVDの場合には5iHsガスと畦。
ガスの流量比を調節する事により制御できる。
次にフォトリソグラフィ一工程によりフォトレジストを
パターニングし、そのフォトレジストをマスクとしてR
IEによりタングステンシリサイド7及びノンドープ多
結晶シリコン6を一度にエツチングし、その後フォトレ
ジストを除去する。
(第1図(C))。このとき、エツチングガスとしてタ
ングステンシリサイドの場合には例えばSF4やC,C
I F、、ノンドープ多結晶シリコンの場合には例えば
Ccna と使い分ける必要がある。しかし同−チェン
バー内で、タングステンシリサイドのエツチングエンド
ポイント検出を適格に行ない、ガスを変えることにより
タングステンシリサイドからノンドープ多結晶シリコン
のエツチングを連続して行える。
次に第1図(dlに示すように、フォトリソグラフィ一
工程によりフォトレジストをパターニングし、そのレジ
ストをマスクとしてドライエツチングまたはウェットエ
ツチングによりCVDシリコン酸化膜4及びシリコン熱
酸化膜2にシリコン基板1中の不純物領域3またはゲー
ト金属5と電気的結合を得るためのコンタクト孔を開口
し、フォトレジストを除去した後配線金属8であるAe
またはAl−5t合金をスパッタリングにより5000
〜10000人被着する。
次にフ大破リソグラフィー法によりタングステンシリサ
イド7の電極となる部分のみフォトレジストのパターニ
ングを行ない、他の部分はフォトレジストで覆っておき
ウェットエツチングにより配線金属8のパターニングを
行なう(第1図1fl)。
第3図ialはその様子の平Wi図である。
次にフォトレジストを除去した後新たなフォトリソグラ
フィ一工程によりタングステンシリサイド7及びその電
極部はフォトレジストで覆っておき配線となる部分のみ
パターニングし、ドライエツチングにより配線金属8の
パターン形成を行なう(第1図1fl)、第3図(bl
はその様子の平面図を示す。ドライエツチングにより一
回で配線金属パターニングすると、その場合エツチング
ガスとしてC1を含むハロゲン系のガスを使用するがこ
のガスはタングステンシリサイドのエツチングでもあり
、配線金属エツチング終了間隔に露出したタングステン
シリサイドがエツチングされ、抵抗値に誤差が生じ高精
度化及び13頼性に欠ける。ウェットエツチングにより
配線金属バターニングを一度にする場合は、配線金属の
エノチンダ液であるリン酸にタングステンシリサイドは
浸されないが、微細な配線を要する高集積、高密度品へ
の適応はアンダーカットのため不向きである。従って上
記のようにタングステンシリサイド7の電極部と配線と
なる部分とを二回に分けてそれぞれウェットエツチング
とドライエツチングによりパターニングする事が必要で
ある。勿論配線が太いg集積、低密度品の場合には配線
金属パターニングはウェットエツチングでも構わない、
また上記とは逆に、先に微細配線をドライエツチングで
パターニングし、次にタングステンシリサイドの電極部
をウェットエツチングによりパターニングしても特性に
何ら影響は与えない。
最後に配線金属8上のフォトレジストを除去した後、配
線金属8と不純物領域3及びゲート金属5のシンターと
タングステンシリサイド8のアニールを兼ねた窒素また
は水素等の非酸化性雲囲気中で400〜500℃の熱処
理を行なう(第1図fgl)。
〔発明の効果〕
本発明は以上説明したように、温度特性の良好な70原
子%以上90原子%以下のンリコンを含むタングステン
シリサイドを薄膜抵抗体として用い、そのパターニング
にRIEを行なうことにより、安全性が高く、しかも高
情度に抵抗体を有する半導体装置を作製できる。
【図面の簡単な説明】
第1図+a)〜(幻は本発明による薄膜抵抗体を有する
半導体装置の製造方法を示す工程順断面図、第2図は本
発明によるタングステンシリサイドシート抵抗値の温度
特性を示す図、第3図(a)、 Tblはそれぞれ本発
明による配線金属のパターニングを示す平面図、第4図
は従来のNi −Cr合金を薄膜抵抗体として用いた半
導体装置の断面図、第5図は従来のCr −SjO合金
を1膜抵抗体として用いた半導体装置の断面図である。 1.11・・・シリコン基板 2.12・・・シリコン熱酸化膜 3.13・・・不純物領域 4.14・・・CVDシリコン酸化膜 5、I5・・・ゲート金属 6・・・・・ノンドープ多結晶シリコン7・・・・・タ
ングステンシリサイド 8.16・・・配線金属 9・・・・・電極パターン形成用フォトレジスト10・
・・・・配線パターン形成用フォトレジスト17・・・
・・Ni −Cr合金 18・・・・・Cr  SiO合金 以上 出願人 セイコー電子工業株式会社 代理人 弁理士 最 上  務(他1名)ρ:!τ・≦
。 c−′、・ ・4.J・ 第 1 図 タン7ズT/シ1竹Aドシー七獣巾し置の;−誓午千I
ツ図第 2 図 白び格金属のパワー二〉フ゛乞示T平面図第3図 第 4 図 第5図 手 続 ネ市 正 マ↑(自発) 昭和62年 特 許 願 第152026号2、発明の
名称 薄膜抵抗体を有する半導体装置及びその型造方法36補
正をする者 4、代理人 ■104  東京都中央区京橋2丁目6番21号5、M
正の対象 6、補正の内容 +11明細書第3頁の第8行目のrNi−CLJをrN
i−CrJと補正します。 (2)明細書第3頁の第8行目のrCL−3illをr
Cr−3iOJと補正しまず。 (3)明細書第3頁の第10行目のrN j−CLJを
rNi−CrJと補正します。 (4)明細書第3頁の第12行目のrCL−3iOJを
rCr−3illと補正します。 (5)明細書第4頁の第2行目のrCLJを「Cr」と
補正します。 (6)明細書第4頁の第14行目と第15行目及び第1
6行目のrTcDJをrTcRJと補正します。 (7)明細書第5頁の第4行目のrNi−CLJをrN
i−CrJと補正します。 (8)明細書第5頁の第5行目のrCL−3illをr
Cr−5illと補正します。 (9)第4図及び第5図を別紙の通り補正します。 以上 第4図 B 第5図

Claims (2)

    【特許請求の範囲】
  1. (1)70原子%以上90原子%以下のシリコンを含む
    タングステンシリサイドにより構成したことを特徴とす
    る薄膜抵抗体を有する半導体装置。
  2. (2)シリコン基板上の絶縁膜上に被着したノンドープ
    多結晶シリコン上にスパッタリング法または化学気相成
    長法によりタングステンシリサイドを被着する工程と、
    該タングステンシリサイド及び前記ノンドープ多結晶シ
    リコンを同時にドライエッチングによりパターニングす
    る工程と、前記シリコン基板およびゲート金属と電気的
    結合を得るためのコンタクト孔を開口した後、配線金属
    を被着する工程と、該配線金属の前記タングステンシリ
    サイドの電極となる部分はウェットエッチングにより、
    配線となる部分はドライエッチングによりパターニング
    する工程と、非酸化性雰囲気中での400〜450℃の
    熱処理工程とから成る薄膜抵抗体を有する半導体装置の
    製造方法。
JP15202687A 1987-04-30 1987-06-18 薄膜抵抗体を有する半導体装置及びその製造方法 Pending JPS63316467A (ja)

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FR8805521A FR2614726A1 (fr) 1987-04-30 1988-04-26 Resistance a couche mince et procede de fabrication
DE19883814432 DE3814432A1 (de) 1987-04-30 1988-04-28 Duennschichtwiderstand und verfahren zu seiner herstellung

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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5223456A (en) * 1990-05-02 1993-06-29 Quality Semiconductor Inc. High density local interconnect in an integrated circit using metal silicide
JPH05175428A (ja) * 1991-12-26 1993-07-13 Nippon Precision Circuits Kk 集積回路装置
US5254874A (en) * 1990-05-02 1993-10-19 Quality Semiconductor Inc. High density local interconnect in a semiconductor circuit using metal silicide
JPH06326254A (ja) * 1993-05-14 1994-11-25 Nec Corp 抵抗素子の製造方法
JP2013211360A (ja) * 2012-03-30 2013-10-10 Seiko Epson Corp 抵抗素子の製造方法、抵抗素子および半導体装置

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