JPH0353344A - 機能マクロ - Google Patents
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- JPH0353344A JPH0353344A JP1189433A JP18943389A JPH0353344A JP H0353344 A JPH0353344 A JP H0353344A JP 1189433 A JP1189433 A JP 1189433A JP 18943389 A JP18943389 A JP 18943389A JP H0353344 A JPH0353344 A JP H0353344A
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- Japan
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- circuit
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- 238000012360 testing method Methods 0.000 claims abstract description 41
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 10
- 210000004899 c-terminal region Anatomy 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は機能マクロに関し、特にユーザーが設計した回
路等と接続して所定の機能をはたすAsICマイクロコ
ンピュータの機能マクロに関する。
路等と接続して所定の機能をはたすAsICマイクロコ
ンピュータの機能マクロに関する。
ASICマイクロコンピュータのテストは、内蔵される
機能マクロ単独のテストと,ユーザーによって設計され
た回路のテストとに大別され、ユーザーが設計するテス
トバタンはユーザーが設計した回路のみに適用され、機
能マクロのテストバタンはメーカーによって設計される
。
機能マクロ単独のテストと,ユーザーによって設計され
た回路のテストとに大別され、ユーザーが設計するテス
トバタンはユーザーが設計した回路のみに適用され、機
能マクロのテストバタンはメーカーによって設計される
。
通常、内蔵される機能マクロとユーザーが設計した回路
(以下、ユーザー回路という)とは1個のシステムとな
っており、機能マクロとユーザー回路とは有機的に結合
している。
(以下、ユーザー回路という)とは1個のシステムとな
っており、機能マクロとユーザー回路とは有機的に結合
している。
・一方、メーカーに於ける機能マクロのテストパタンは
、機能マクロの入出力端子に他の機能マグロやユーザー
回路が接続されていない状態で設計されている。
、機能マクロの入出力端子に他の機能マグロやユーザー
回路が接続されていない状態で設計されている。
このため,ASICマイクロコンピュータのテストにお
いて内蔵されている1個の機能マクロを単独でテストす
るとき、他の機能マグロやユーザー回路が電気的に接続
されていない状態(この状態を分離テスト状態と呼ぶ)
にする必要があるので、分離テスト状態にするための回
路(以下、テスト回路という)が不可欠である。
いて内蔵されている1個の機能マクロを単独でテストす
るとき、他の機能マグロやユーザー回路が電気的に接続
されていない状態(この状態を分離テスト状態と呼ぶ)
にする必要があるので、分離テスト状態にするための回
路(以下、テスト回路という)が不可欠である。
しかし、従来の機能マグロはテスト回路を内蔵せず、ユ
ーザーが設計することが前提となっていた。
ーザーが設計することが前提となっていた。
第5図は従来の機能マクロを使用したASICマイクロ
コンピュータの一例を示す回路図である。
コンピュータの一例を示す回路図である。
この例は、機能マクロとして2個の汎用酉の入出力ポー
ト101,102を持つCPUIOOが使用されている
。また、カウンタ2,AND回路3がユーザー回路であ
る。
ト101,102を持つCPUIOOが使用されている
。また、カウンタ2,AND回路3がユーザー回路であ
る。
この回路の機能は、端子20から入力される入カバルス
のパルス数をカウンタ2によってカウントし、オーバー
フローしたときにCPUIOOに割り込みをかけるもの
である。
のパルス数をカウンタ2によってカウントし、オーバー
フローしたときにCPUIOOに割り込みをかけるもの
である。
CPUI 0 0は入出力ボート102からカウンタ2
をクリアする信号Scとカウントを禁止する信号Seと
割り込みを禁止する信号Smを出力する.SiはCPU
1 0 0への割り込み信号である。
をクリアする信号Scとカウントを禁止する信号Seと
割り込みを禁止する信号Smを出力する.SiはCPU
1 0 0への割り込み信号である。
DO〜D3はカウント出力であり,CPUIOOはこの
入出力ポート101のリード動作によりいつでも読み込
むことができる。カウンタ2のオーバーフロー出力は信
号Svである。
入出力ポート101のリード動作によりいつでも読み込
むことができる。カウンタ2のオーバーフロー出力は信
号Svである。
状態設定信号ST2はCPUIOO単独でテストする状
態を設定する。
態を設定する。
状態設定信号STIはCPUIOOを停止させ、ユーザ
ー回路をテストする状態を設定する。ST1の入力によ
って入出力ボー}101,102は高インピーダンス状
態になる。
ー回路をテストする状態を設定する。ST1の入力によ
って入出力ボー}101,102は高インピーダンス状
態になる。
外部入出力バッファ回路9〜16は、C端子が“1”の
時に入力状態、C端子が“0″の時に出力状態になる。
時に入力状態、C端子が“0″の時に出力状態になる。
外部入出力バッファ回路9〜16の具体を第6図に示す
。
。
内部入出力設定信号PCI,PC2はそれぞれ入出力ボ
ー}101,102の入出力状態を示す信号で、01″
レベルの時に入力状態、′0”レベルの時に出力状態を
示している。
ー}101,102の入出力状態を示す信号で、01″
レベルの時に入力状態、′0”レベルの時に出力状態を
示している。
この従来例における通常動作状態で必要な部分を第7図
に示す。
に示す。
第7図に示された部分以外の3ステートバッファ回路4
〜8、外部入出力バッファ回路9〜16、AND回路1
7.1g、OR回路19,入出力端子21〜30、イン
バータ31はすべてテスト回路である。
〜8、外部入出力バッファ回路9〜16、AND回路1
7.1g、OR回路19,入出力端子21〜30、イン
バータ31はすべてテスト回路である。
従来の機能マクロを用いたASICマイクロコンピュー
タの設計では、ユーザーがこれらのテスト回路の設計を
行っていた。
タの設計では、ユーザーがこれらのテスト回路の設計を
行っていた。
上述した従来の機能マクロは、この機能マクロを含むA
SICマイクロコンピュータ等のシステムを形或した場
合、そのテスト回路はシステム構或に依存するためにテ
スト回路の設計はユーザーが行う構成となっているので
、本来、゛通常の使用状態において、テスト回路はユー
ザーの設計した通常の動作のシステムとは全く関係がな
く、ユーザーがテスト回路の設計を行うのはユーザーの
負担となり、特に入出力端子はデータ端子以外に入出力
の制御信号が必要で、そのためのテスト回路が複雑にな
り、テスト回路の設計ミスが発生するという欠点がある
。
SICマイクロコンピュータ等のシステムを形或した場
合、そのテスト回路はシステム構或に依存するためにテ
スト回路の設計はユーザーが行う構成となっているので
、本来、゛通常の使用状態において、テスト回路はユー
ザーの設計した通常の動作のシステムとは全く関係がな
く、ユーザーがテスト回路の設計を行うのはユーザーの
負担となり、特に入出力端子はデータ端子以外に入出力
の制御信号が必要で、そのためのテスト回路が複雑にな
り、テスト回路の設計ミスが発生するという欠点がある
。
また、小さなシステムでは、ユーザーの設計した回路の
かなりの部分をテスト回路が占める場合もあった。
かなりの部分をテスト回路が占める場合もあった。
本発明の機能マクロは、第1及び第2の入出力回路を備
え第1の状態設定信号が第1のレベルのとき動作状態と
なり前記第1及び第2の入出力回路と対応しその入力状
態,出方状態を示す第1及び第2の内部入出力設定信号
を出方すると共に所定の機能をはたし、前記第1の状態
設定信号が第2のレベルのとき動作を停止する機能ブロ
ックと、第1及び第2の入出力端子と前記第1及び第2
の入出力回路との間にそれぞれ対応して接続し前記第1
の状態設定信号が第1のレベルのとき対応する前記第1
及び第2の内部人出方設定信号のレベルに応じて入力状
態,出カ状態の何れか一方の状態となり、前記第1の状
態設定信号が第2のレベルのとき高インピーダンスとな
る第1及び第2の内部人出力バッファ回路と、第2の状
態設定信号及び前記第1の状態設定信号が共に第1のレ
ベルのとき対応する第1及び第2の外部入出力指示信号
と前記第1及び第2の内部入出力設定信号とにより設定
されたレベルとなり、前記第1及の状態設定信号が第1
のレベルで前記第2の状態設定信号が第2のレベルのと
き対応する前記第1及び第2の内部入出力設定信号のレ
ベルに応じたレベルとなり、前記第1の状態設定信号が
第2のレベルで前記第2の状態設定信号が第1のレベル
のとき対応する前記第1及び第2の外部入出力指示信号
に応じたレベルとなる第1及び第2の外部入出力設定信
号をそれぞれ対応して出力する第1及び第2のテスト制
御回路とを有している。
え第1の状態設定信号が第1のレベルのとき動作状態と
なり前記第1及び第2の入出力回路と対応しその入力状
態,出方状態を示す第1及び第2の内部入出力設定信号
を出方すると共に所定の機能をはたし、前記第1の状態
設定信号が第2のレベルのとき動作を停止する機能ブロ
ックと、第1及び第2の入出力端子と前記第1及び第2
の入出力回路との間にそれぞれ対応して接続し前記第1
の状態設定信号が第1のレベルのとき対応する前記第1
及び第2の内部人出方設定信号のレベルに応じて入力状
態,出カ状態の何れか一方の状態となり、前記第1の状
態設定信号が第2のレベルのとき高インピーダンスとな
る第1及び第2の内部人出力バッファ回路と、第2の状
態設定信号及び前記第1の状態設定信号が共に第1のレ
ベルのとき対応する第1及び第2の外部入出力指示信号
と前記第1及び第2の内部入出力設定信号とにより設定
されたレベルとなり、前記第1及の状態設定信号が第1
のレベルで前記第2の状態設定信号が第2のレベルのと
き対応する前記第1及び第2の内部入出力設定信号のレ
ベルに応じたレベルとなり、前記第1の状態設定信号が
第2のレベルで前記第2の状態設定信号が第1のレベル
のとき対応する前記第1及び第2の外部入出力指示信号
に応じたレベルとなる第1及び第2の外部入出力設定信
号をそれぞれ対応して出力する第1及び第2のテスト制
御回路とを有している。
次に、本発明の実施例について図面を参照して説明する
。
。
第1図は本発明の一実施例を含むASICマイクロコン
ピュータの第1の例を示す回路図である。
ピュータの第1の例を示す回路図である。
この実施例は、第1及び第2の入出力回路の入出力ボー
}101.102を備え第1の状態設定信号STIが″
0″レベルのとき動作状態となり第1及び第2の入出力
ポー}101,102%と対応しその入力状態,出力状
態を示す第1及び第2の内部入出力設定信号PCI,P
C2を出力すると共に所定の機能をはたし、第1の状態
設定信号STIが“1nレベルのとき動作を停止する機
能ブロックのCPU 1 0 0と、第1及び第2の入
出力端子T,,Tzと第1及び第2の入出力ボート10
1,102との間にそれぞれ対応して接続し、第1の状
態設定信号TSIが“0”レベルのとき対応する第1及
び第2の内部入出力設定信号PCI,PC2のレベルに
応じて入力状態,出力状態の何れか一方の状態となり、
第1の状態設定信号TSIが“1”レベルのとき高イン
ピーダンスとなる第1及び第2の内部人出力バッファ回
路1l1,112と、第2の状態設定信号ST2及び第
1の状態設定信号STIが共に“O”レベルのとき対応
する第1及び第2の外部入出力指示信号IC1,IC2
と第1及び第2の内部入出力設定信号PCI,PC2と
により設定されたレベルとなり、第1の状態設定信号S
T1が“0″レベルで第2の状態設定信号ST2が“1
″レベルのとき対応する第1及び第2の内部入出力設定
信号PCI,PC2のレベルに応じたレベルとなり、第
1の状態設定信号STIが“l″レベルで第2の状態設
定信号ST2が“O″レベルのとき対応する第1及び第
2の外部入出力指示信号ICI,IC2に応じたレベル
となる第1及び第2の外部入出力設定信号DCI,DC
2をそれぞれ対応して出力する第1及び第2のテスト制
御回路113,114とを有する構或となっている。
}101.102を備え第1の状態設定信号STIが″
0″レベルのとき動作状態となり第1及び第2の入出力
ポー}101,102%と対応しその入力状態,出力状
態を示す第1及び第2の内部入出力設定信号PCI,P
C2を出力すると共に所定の機能をはたし、第1の状態
設定信号STIが“1nレベルのとき動作を停止する機
能ブロックのCPU 1 0 0と、第1及び第2の入
出力端子T,,Tzと第1及び第2の入出力ボート10
1,102との間にそれぞれ対応して接続し、第1の状
態設定信号TSIが“0”レベルのとき対応する第1及
び第2の内部入出力設定信号PCI,PC2のレベルに
応じて入力状態,出力状態の何れか一方の状態となり、
第1の状態設定信号TSIが“1”レベルのとき高イン
ピーダンスとなる第1及び第2の内部人出力バッファ回
路1l1,112と、第2の状態設定信号ST2及び第
1の状態設定信号STIが共に“O”レベルのとき対応
する第1及び第2の外部入出力指示信号IC1,IC2
と第1及び第2の内部入出力設定信号PCI,PC2と
により設定されたレベルとなり、第1の状態設定信号S
T1が“0″レベルで第2の状態設定信号ST2が“1
″レベルのとき対応する第1及び第2の内部入出力設定
信号PCI,PC2のレベルに応じたレベルとなり、第
1の状態設定信号STIが“l″レベルで第2の状態設
定信号ST2が“O″レベルのとき対応する第1及び第
2の外部入出力指示信号ICI,IC2に応じたレベル
となる第1及び第2の外部入出力設定信号DCI,DC
2をそれぞれ対応して出力する第1及び第2のテスト制
御回路113,114とを有する構或となっている。
第1図には、この実施例の機能マクロ1のほか、第5図
に示された従来のASICマイクロコンピュータと同様
の回路のカウンタ2,AND回路3,3ステートバッフ
ァ回路4〜8,外部入出力バッファ回路9〜l6及びイ
ンバータ31も示されている。
に示された従来のASICマイクロコンピュータと同様
の回路のカウンタ2,AND回路3,3ステートバッフ
ァ回路4〜8,外部入出力バッファ回路9〜l6及びイ
ンバータ31も示されている。
なお、この例では、外部入出力指示信号ICIは接地電
位の“O″レベルに、外部入出力信号工C2は電源電圧
の“l″レベルに固定している。
位の“O″レベルに、外部入出力信号工C2は電源電圧
の“l″レベルに固定している。
また、テスト制御回路113,114の具体的な回路例
を第2図に、内部入出力バツファ回路111,112の
具体的な回路例を第3図に示す。
を第2図に、内部入出力バツファ回路111,112の
具体的な回路例を第3図に示す。
次に、この実施例の動作について説明する。
通常動作状態においては、状態設定信号ST1,ST2
をともに“0”レベルにする。
をともに“0”レベルにする。
この状態のときこの回路は、CPU100の制御により
入力端子20に入力される入カパルスのパルス数をカウ
ントし、オーバーフローしたときに信号Smが“1”レ
ベルであれば割り込み信号Siを発生する。CPUIO
Oは、入出力ボート101のリード動作によりカウンタ
2のカウント値を読み出すことができる。外部入出力設
定信号DCI,DC2は共に“O″レベルとなり入出力
ブロック9〜16はすべて出力状態になる。
入力端子20に入力される入カパルスのパルス数をカウ
ントし、オーバーフローしたときに信号Smが“1”レ
ベルであれば割り込み信号Siを発生する。CPUIO
Oは、入出力ボート101のリード動作によりカウンタ
2のカウント値を読み出すことができる。外部入出力設
定信号DCI,DC2は共に“O″レベルとなり入出力
ブロック9〜16はすべて出力状態になる。
本発明に基づく分離テストの1つは、状態設定信号ST
1を“1″レベルに、状態設定信号ST2を“0”レベ
ルにする。
1を“1″レベルに、状態設定信号ST2を“0”レベ
ルにする。
このとき、CPUIOOは動作を停止し、内部人出力バ
ッファ回路111,112は高インピーダンス状態にな
るので、CPUIOOの出力は電気的に分離された状態
である。3ステートバッファ回路4〜8はカウンタ2の
出力及びAND回路3の結果を出力する。そのため、端
子20〜28によりユーザー回路の動作を観測できる。
ッファ回路111,112は高インピーダンス状態にな
るので、CPUIOOの出力は電気的に分離された状態
である。3ステートバッファ回路4〜8はカウンタ2の
出力及びAND回路3の結果を出力する。そのため、端
子20〜28によりユーザー回路の動作を観測できる。
この状態で、ユーザーの作或したユーザー回路のテスト
パタンを用いてユーザー回路をテストする。
パタンを用いてユーザー回路をテストする。
CPUIOO単独のテストの時は状態設定信号ST1を
“0”レベルに、状態設定信号ST2を“l”レベルに
する。
“0”レベルに、状態設定信号ST2を“l”レベルに
する。
このとき3ステートバッファ回路4〜8はオフ状態にな
り、ユーザー回路はCPUIOOから切り離される。こ
こで外部入出力設定信号DCI,DC2は入出力ポート
101,102の入出力状態を示す、この状態はCPU
1 0 0に他の回路が接続されていない状態と等価
になり、端子21〜28からCPUIOOの動作を観測
できる。この状態で、メーカーの作成したCPUIOO
単独のテストパタンを用いてCPU 1 0 0のテス
トを行う。
り、ユーザー回路はCPUIOOから切り離される。こ
こで外部入出力設定信号DCI,DC2は入出力ポート
101,102の入出力状態を示す、この状態はCPU
1 0 0に他の回路が接続されていない状態と等価
になり、端子21〜28からCPUIOOの動作を観測
できる。この状態で、メーカーの作成したCPUIOO
単独のテストパタンを用いてCPU 1 0 0のテス
トを行う。
第4図は本発明の機能マクロ1を使用したAsICマイ
クロコンピュータの第2の例を示す回路図である。
クロコンピュータの第2の例を示す回路図である。
第1の例との相違点は、端子26.27にプルダウン用
の抵抗Rl,R2、端子28にプルアップ用の抵抗R3
が接続されている点である。
の抵抗Rl,R2、端子28にプルアップ用の抵抗R3
が接続されている点である。
通常の製品に於いて入出力端子はリセット中に入力状態
になる。この点は機能マクロ1の中のCPUIOOに於
いても同様である。このため、リセット中は外部入出力
設定信号DC2は“1”レベルになり、外部入出力バッ
ファ回路l4〜l6は入力状態になる。この時、プルダ
ウン用抵抗R1,R2及びプルアップ用の抵抗R3のた
め、信号Se,Smは“0”レベル、信号Scは“1”
レベルとなり、信号線がフローティング状態にならずユ
ーザー回路の誤動作を防ぐことができる。
になる。この点は機能マクロ1の中のCPUIOOに於
いても同様である。このため、リセット中は外部入出力
設定信号DC2は“1”レベルになり、外部入出力バッ
ファ回路l4〜l6は入力状態になる。この時、プルダ
ウン用抵抗R1,R2及びプルアップ用の抵抗R3のた
め、信号Se,Smは“0”レベル、信号Scは“1”
レベルとなり、信号線がフローティング状態にならずユ
ーザー回路の誤動作を防ぐことができる。
以上説明したように本発明は、機能マクロの内部に分離
テストのための回路を設けた構或とすることにより、ユ
ーザーが設計するテスト回路を少なくすることができる
ので、安定性を考慮した設計を行うことができ、ユーザ
ーのテスト回路設計の負担を減らし、設計ミスを抑える
ことができる効果がある。
テストのための回路を設けた構或とすることにより、ユ
ーザーが設計するテスト回路を少なくすることができる
ので、安定性を考慮した設計を行うことができ、ユーザ
ーのテスト回路設計の負担を減らし、設計ミスを抑える
ことができる効果がある。
また、小さなシステムにおいても、・テスト回路がユー
ザーの設計した回路に占める割合を少なくすることがで
きる。
ザーの設計した回路に占める割合を少なくすることがで
きる。
また、テストの方法を標準化できるので、ASICでと
くに重要である短TAT化に役立つという利点もある。
くに重要である短TAT化に役立つという利点もある。
第1図は本発明の一実施例を含むASICマイクロコン
ピュータの第1の例を示す回路図、第2図及び第3図は
それぞれ第1図に示された実施例のテスト制御回路及内
部入出力バッファ回路の具体例を示す回路図、第4図は
本発明の一実施例を含むASICマイクロコンピュータ
の第2の例を示す回路図、第5図は従来の機能マクロを
含むASICマイクロコンピュータの一例を示す回路図
、第6図は第5図に示されたASICマイクロコンピュ
ータの外部入出力バッファ回路の具体例を示す回路図、
第7図は第5図に示されたASICマイクロコンピュー
タの通常動作時の等価回路図である。 1・・・・・・機能マクロ、2・・・・・・カウンタ、
3・・・・・・AND回路、4〜8・・・・・・3ステ
・一トバッファ回路、9〜16・・・・・・外部入出力
バッファ回路、17,18・・・・・・AND回路、1
9・・・・・・OR回路、20〜30・・・・・・端子
、31・・・・・・インバータ、100・・・・・・C
PU,101,102・・・・・・入出力ポート、11
1,112・・・・・・内部入出力バッファ回路、11
3,114・・・・・・テスト制御回路、R1〜R3・
・・・・・抵抗、T.,T2・・・・・・入出力端子。
ピュータの第1の例を示す回路図、第2図及び第3図は
それぞれ第1図に示された実施例のテスト制御回路及内
部入出力バッファ回路の具体例を示す回路図、第4図は
本発明の一実施例を含むASICマイクロコンピュータ
の第2の例を示す回路図、第5図は従来の機能マクロを
含むASICマイクロコンピュータの一例を示す回路図
、第6図は第5図に示されたASICマイクロコンピュ
ータの外部入出力バッファ回路の具体例を示す回路図、
第7図は第5図に示されたASICマイクロコンピュー
タの通常動作時の等価回路図である。 1・・・・・・機能マクロ、2・・・・・・カウンタ、
3・・・・・・AND回路、4〜8・・・・・・3ステ
・一トバッファ回路、9〜16・・・・・・外部入出力
バッファ回路、17,18・・・・・・AND回路、1
9・・・・・・OR回路、20〜30・・・・・・端子
、31・・・・・・インバータ、100・・・・・・C
PU,101,102・・・・・・入出力ポート、11
1,112・・・・・・内部入出力バッファ回路、11
3,114・・・・・・テスト制御回路、R1〜R3・
・・・・・抵抗、T.,T2・・・・・・入出力端子。
Claims (1)
- 第1及び第2の入出力回路を備え第1の状態設定信号が
第1のレベルのとき動作状態となり前記第1及び第2の
入出力回路と対応しその入力状態、出力状態を示す第1
及び第2の内部入出力設定信号を出力すると共に所定の
機能をはたし、前記第1の状態設定信号が第2のレベル
のとき動作を停止する機能ブロックと、第1及び第2の
入出力端子と前記第1及び第2の入出力回路との間にそ
れぞれ対応して接続し前記第1の状態設定信号が第1の
レベルのとき対応する前記第1及び第2の内部入出力設
定信号のレベルに応じて入力状態、出力状態の何れか一
方の状態となり、前記第1の状態設定信号が第2のレベ
ルのとき高インピーダンスとなる第1及び第2の内部入
出力バッファ回路と、第2の状態設定信号及び前記第1
の状態設定信号が共に第1のレベルのとき対応する第1
及び第2の外部入出力指示信号と前記第1及び第2の内
部入出力設定信号とにより設定されたレベルとなり、前
記第1の状態設定信号が第1のレベルで前記第2の状態
設定信号が第2のレベルのとき対応する前記第1及び第
2の内部入出力設定信号のレベルに応じたレベルとなり
、前記第1の状態設定信号が第2のレベルで前記第2の
状態設定信号が第1のレベルのとき対応する前記第1及
び第2の外部入出力指示信号に応じたレベルとなる第1
及び第2の外部入出力設定信号をそれぞれ対応して出力
する第1及び第2のテスト制御回路とを有することを特
徴とする機能マクロ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1189433A JPH0353344A (ja) | 1989-07-21 | 1989-07-21 | 機能マクロ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1189433A JPH0353344A (ja) | 1989-07-21 | 1989-07-21 | 機能マクロ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0353344A true JPH0353344A (ja) | 1991-03-07 |
Family
ID=16241168
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1189433A Pending JPH0353344A (ja) | 1989-07-21 | 1989-07-21 | 機能マクロ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0353344A (ja) |
-
1989
- 1989-07-21 JP JP1189433A patent/JPH0353344A/ja active Pending
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