JPH0353344A - 機能マクロ - Google Patents
機能マクロInfo
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- JPH0353344A JPH0353344A JP1189433A JP18943389A JPH0353344A JP H0353344 A JPH0353344 A JP H0353344A JP 1189433 A JP1189433 A JP 1189433A JP 18943389 A JP18943389 A JP 18943389A JP H0353344 A JPH0353344 A JP H0353344A
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- circuit
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- 238000012360 testing method Methods 0.000 claims abstract description 41
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 10
- 210000004899 c-terminal region Anatomy 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は機能マクロに関し、特にユーザーが設計した回
路等と接続して所定の機能をはたすＡｓＩＣマイクロコ
ンピュータの機能マクロに関する。
路等と接続して所定の機能をはたすＡｓＩＣマイクロコ
ンピュータの機能マクロに関する。
ＡＳＩＣマイクロコンピュータのテストは、内蔵される
機能マクロ単独のテストと，ユーザーによって設計され
た回路のテストとに大別され、ユーザーが設計するテス
トバタンはユーザーが設計した回路のみに適用され、機
能マクロのテストバタンはメーカーによって設計される
。
機能マクロ単独のテストと，ユーザーによって設計され
た回路のテストとに大別され、ユーザーが設計するテス
トバタンはユーザーが設計した回路のみに適用され、機
能マクロのテストバタンはメーカーによって設計される
。
通常、内蔵される機能マクロとユーザーが設計した回路
（以下、ユーザー回路という）とは１個のシステムとな
っており、機能マクロとユーザー回路とは有機的に結合
している。
（以下、ユーザー回路という）とは１個のシステムとな
っており、機能マクロとユーザー回路とは有機的に結合
している。
・一方、メーカーに於ける機能マクロのテストパタンは
、機能マクロの入出力端子に他の機能マグロやユーザー
回路が接続されていない状態で設計されている。
、機能マクロの入出力端子に他の機能マグロやユーザー
回路が接続されていない状態で設計されている。
このため，ＡＳＩＣマイクロコンピュータのテストにお
いて内蔵されている１個の機能マクロを単独でテストす
るとき、他の機能マグロやユーザー回路が電気的に接続
されていない状態（この状態を分離テスト状態と呼ぶ）
にする必要があるので、分離テスト状態にするための回
路（以下、テスト回路という）が不可欠である。
いて内蔵されている１個の機能マクロを単独でテストす
るとき、他の機能マグロやユーザー回路が電気的に接続
されていない状態（この状態を分離テスト状態と呼ぶ）
にする必要があるので、分離テスト状態にするための回
路（以下、テスト回路という）が不可欠である。
しかし、従来の機能マグロはテスト回路を内蔵せず、ユ
ーザーが設計することが前提となっていた。
ーザーが設計することが前提となっていた。
第５図は従来の機能マクロを使用したＡＳＩＣマイクロ
コンピュータの一例を示す回路図である。
コンピュータの一例を示す回路図である。
この例は、機能マクロとして２個の汎用酉の入出力ポー
ト１０１，１０２を持つＣＰＵＩＯＯが使用されている
。また、カウンタ２，ＡＮＤ回路３がユーザー回路であ
る。
ト１０１，１０２を持つＣＰＵＩＯＯが使用されている
。また、カウンタ２，ＡＮＤ回路３がユーザー回路であ
る。
この回路の機能は、端子２０から入力される入カバルス
のパルス数をカウンタ２によってカウントし、オーバー
フローしたときにＣＰＵＩＯＯに割り込みをかけるもの
である。
のパルス数をカウンタ２によってカウントし、オーバー
フローしたときにＣＰＵＩＯＯに割り込みをかけるもの
である。
ＣＰＵＩ ０ ０は入出力ボート１０２からカウンタ２
をクリアする信号Ｓｃとカウントを禁止する信号Ｓｅと
割り込みを禁止する信号Ｓｍを出力する．ＳｉはＣＰＵ
１ ０ ０への割り込み信号である。
をクリアする信号Ｓｃとカウントを禁止する信号Ｓｅと
割り込みを禁止する信号Ｓｍを出力する．ＳｉはＣＰＵ
１ ０ ０への割り込み信号である。
ＤＯ〜Ｄ３はカウント出力であり，ＣＰＵＩＯＯはこの
入出力ポート１０１のリード動作によりいつでも読み込
むことができる。カウンタ２のオーバーフロー出力は信
号Ｓｖである。
入出力ポート１０１のリード動作によりいつでも読み込
むことができる。カウンタ２のオーバーフロー出力は信
号Ｓｖである。
状態設定信号ＳＴ２はＣＰＵＩＯＯ単独でテストする状
態を設定する。
態を設定する。
状態設定信号ＳＴＩはＣＰＵＩＯＯを停止させ、ユーザ
ー回路をテストする状態を設定する。ＳＴ１の入力によ
って入出力ボー｝１０１，１０２は高インピーダンス状
態になる。
ー回路をテストする状態を設定する。ＳＴ１の入力によ
って入出力ボー｝１０１，１０２は高インピーダンス状
態になる。
外部入出力バッファ回路９〜１６は、Ｃ端子が“１”の
時に入力状態、Ｃ端子が“０″の時に出力状態になる。
時に入力状態、Ｃ端子が“０″の時に出力状態になる。
外部入出力バッファ回路９〜１６の具体を第６図に示す
。
。
内部入出力設定信号ＰＣＩ，ＰＣ２はそれぞれ入出力ボ
ー｝１０１，１０２の入出力状態を示す信号で、０１″
レベルの時に入力状態、′０”レベルの時に出力状態を
示している。
ー｝１０１，１０２の入出力状態を示す信号で、０１″
レベルの時に入力状態、′０”レベルの時に出力状態を
示している。
この従来例における通常動作状態で必要な部分を第７図
に示す。
に示す。
第７図に示された部分以外の３ステートバッファ回路４
〜８、外部入出力バッファ回路９〜１６、ＡＮＤ回路１
７．１ｇ、ＯＲ回路１９，入出力端子２１〜３０、イン
バータ３１はすべてテスト回路である。
〜８、外部入出力バッファ回路９〜１６、ＡＮＤ回路１
７．１ｇ、ＯＲ回路１９，入出力端子２１〜３０、イン
バータ３１はすべてテスト回路である。
従来の機能マクロを用いたＡＳＩＣマイクロコンピュー
タの設計では、ユーザーがこれらのテスト回路の設計を
行っていた。
タの設計では、ユーザーがこれらのテスト回路の設計を
行っていた。
上述した従来の機能マクロは、この機能マクロを含むＡ
ＳＩＣマイクロコンピュータ等のシステムを形或した場
合、そのテスト回路はシステム構或に依存するためにテ
スト回路の設計はユーザーが行う構成となっているので
、本来、゛通常の使用状態において、テスト回路はユー
ザーの設計した通常の動作のシステムとは全く関係がな
く、ユーザーがテスト回路の設計を行うのはユーザーの
負担となり、特に入出力端子はデータ端子以外に入出力
の制御信号が必要で、そのためのテスト回路が複雑にな
り、テスト回路の設計ミスが発生するという欠点がある
。
ＳＩＣマイクロコンピュータ等のシステムを形或した場
合、そのテスト回路はシステム構或に依存するためにテ
スト回路の設計はユーザーが行う構成となっているので
、本来、゛通常の使用状態において、テスト回路はユー
ザーの設計した通常の動作のシステムとは全く関係がな
く、ユーザーがテスト回路の設計を行うのはユーザーの
負担となり、特に入出力端子はデータ端子以外に入出力
の制御信号が必要で、そのためのテスト回路が複雑にな
り、テスト回路の設計ミスが発生するという欠点がある
。
また、小さなシステムでは、ユーザーの設計した回路の
かなりの部分をテスト回路が占める場合もあった。
かなりの部分をテスト回路が占める場合もあった。
本発明の機能マクロは、第１及び第２の入出力回路を備
え第１の状態設定信号が第１のレベルのとき動作状態と
なり前記第１及び第２の入出力回路と対応しその入力状
態，出方状態を示す第１及び第２の内部入出力設定信号
を出方すると共に所定の機能をはたし、前記第１の状態
設定信号が第２のレベルのとき動作を停止する機能ブロ
ックと、第１及び第２の入出力端子と前記第１及び第２
の入出力回路との間にそれぞれ対応して接続し前記第１
の状態設定信号が第１のレベルのとき対応する前記第１
及び第２の内部人出方設定信号のレベルに応じて入力状
態，出カ状態の何れか一方の状態となり、前記第１の状
態設定信号が第２のレベルのとき高インピーダンスとな
る第１及び第２の内部人出力バッファ回路と、第２の状
態設定信号及び前記第１の状態設定信号が共に第１のレ
ベルのとき対応する第１及び第２の外部入出力指示信号
と前記第１及び第２の内部入出力設定信号とにより設定
されたレベルとなり、前記第１及の状態設定信号が第１
のレベルで前記第２の状態設定信号が第２のレベルのと
き対応する前記第１及び第２の内部入出力設定信号のレ
ベルに応じたレベルとなり、前記第１の状態設定信号が
第２のレベルで前記第２の状態設定信号が第１のレベル
のとき対応する前記第１及び第２の外部入出力指示信号
に応じたレベルとなる第１及び第２の外部入出力設定信
号をそれぞれ対応して出力する第１及び第２のテスト制
御回路とを有している。
え第１の状態設定信号が第１のレベルのとき動作状態と
なり前記第１及び第２の入出力回路と対応しその入力状
態，出方状態を示す第１及び第２の内部入出力設定信号
を出方すると共に所定の機能をはたし、前記第１の状態
設定信号が第２のレベルのとき動作を停止する機能ブロ
ックと、第１及び第２の入出力端子と前記第１及び第２
の入出力回路との間にそれぞれ対応して接続し前記第１
の状態設定信号が第１のレベルのとき対応する前記第１
及び第２の内部人出方設定信号のレベルに応じて入力状
態，出カ状態の何れか一方の状態となり、前記第１の状
態設定信号が第２のレベルのとき高インピーダンスとな
る第１及び第２の内部人出力バッファ回路と、第２の状
態設定信号及び前記第１の状態設定信号が共に第１のレ
ベルのとき対応する第１及び第２の外部入出力指示信号
と前記第１及び第２の内部入出力設定信号とにより設定
されたレベルとなり、前記第１及の状態設定信号が第１
のレベルで前記第２の状態設定信号が第２のレベルのと
き対応する前記第１及び第２の内部入出力設定信号のレ
ベルに応じたレベルとなり、前記第１の状態設定信号が
第２のレベルで前記第２の状態設定信号が第１のレベル
のとき対応する前記第１及び第２の外部入出力指示信号
に応じたレベルとなる第１及び第２の外部入出力設定信
号をそれぞれ対応して出力する第１及び第２のテスト制
御回路とを有している。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を含むＡＳＩＣマイクロコン
ピュータの第１の例を示す回路図である。
ピュータの第１の例を示す回路図である。
この実施例は、第１及び第２の入出力回路の入出力ボー
｝１０１．１０２を備え第１の状態設定信号ＳＴＩが″
０″レベルのとき動作状態となり第１及び第２の入出力
ポー｝１０１，１０２％と対応しその入力状態，出力状
態を示す第１及び第２の内部入出力設定信号ＰＣＩ，Ｐ
Ｃ２を出力すると共に所定の機能をはたし、第１の状態
設定信号ＳＴＩが“１ｎレベルのとき動作を停止する機
能ブロックのＣＰＵ １ ０ ０と、第１及び第２の入
出力端子Ｔ，，Ｔｚと第１及び第２の入出力ボート１０
１，１０２との間にそれぞれ対応して接続し、第１の状
態設定信号ＴＳＩが“０”レベルのとき対応する第１及
び第２の内部入出力設定信号ＰＣＩ，ＰＣ２のレベルに
応じて入力状態，出力状態の何れか一方の状態となり、
第１の状態設定信号ＴＳＩが“１”レベルのとき高イン
ピーダンスとなる第１及び第２の内部人出力バッファ回
路１ｌ１，１１２と、第２の状態設定信号ＳＴ２及び第
１の状態設定信号ＳＴＩが共に“Ｏ”レベルのとき対応
する第１及び第２の外部入出力指示信号ＩＣ１，ＩＣ２
と第１及び第２の内部入出力設定信号ＰＣＩ，ＰＣ２と
により設定されたレベルとなり、第１の状態設定信号Ｓ
Ｔ１が“０″レベルで第２の状態設定信号ＳＴ２が“１
″レベルのとき対応する第１及び第２の内部入出力設定
信号ＰＣＩ，ＰＣ２のレベルに応じたレベルとなり、第
１の状態設定信号ＳＴＩが“ｌ″レベルで第２の状態設
定信号ＳＴ２が“Ｏ″レベルのとき対応する第１及び第
２の外部入出力指示信号ＩＣＩ，ＩＣ２に応じたレベル
となる第１及び第２の外部入出力設定信号ＤＣＩ，ＤＣ
２をそれぞれ対応して出力する第１及び第２のテスト制
御回路１１３，１１４とを有する構或となっている。
｝１０１．１０２を備え第１の状態設定信号ＳＴＩが″
０″レベルのとき動作状態となり第１及び第２の入出力
ポー｝１０１，１０２％と対応しその入力状態，出力状
態を示す第１及び第２の内部入出力設定信号ＰＣＩ，Ｐ
Ｃ２を出力すると共に所定の機能をはたし、第１の状態
設定信号ＳＴＩが“１ｎレベルのとき動作を停止する機
能ブロックのＣＰＵ １ ０ ０と、第１及び第２の入
出力端子Ｔ，，Ｔｚと第１及び第２の入出力ボート１０
１，１０２との間にそれぞれ対応して接続し、第１の状
態設定信号ＴＳＩが“０”レベルのとき対応する第１及
び第２の内部入出力設定信号ＰＣＩ，ＰＣ２のレベルに
応じて入力状態，出力状態の何れか一方の状態となり、
第１の状態設定信号ＴＳＩが“１”レベルのとき高イン
ピーダンスとなる第１及び第２の内部人出力バッファ回
路１ｌ１，１１２と、第２の状態設定信号ＳＴ２及び第
１の状態設定信号ＳＴＩが共に“Ｏ”レベルのとき対応
する第１及び第２の外部入出力指示信号ＩＣ１，ＩＣ２
と第１及び第２の内部入出力設定信号ＰＣＩ，ＰＣ２と
により設定されたレベルとなり、第１の状態設定信号Ｓ
Ｔ１が“０″レベルで第２の状態設定信号ＳＴ２が“１
″レベルのとき対応する第１及び第２の内部入出力設定
信号ＰＣＩ，ＰＣ２のレベルに応じたレベルとなり、第
１の状態設定信号ＳＴＩが“ｌ″レベルで第２の状態設
定信号ＳＴ２が“Ｏ″レベルのとき対応する第１及び第
２の外部入出力指示信号ＩＣＩ，ＩＣ２に応じたレベル
となる第１及び第２の外部入出力設定信号ＤＣＩ，ＤＣ
２をそれぞれ対応して出力する第１及び第２のテスト制
御回路１１３，１１４とを有する構或となっている。
第１図には、この実施例の機能マクロ１のほか、第５図
に示された従来のＡＳＩＣマイクロコンピュータと同様
の回路のカウンタ２，ＡＮＤ回路３，３ステートバッフ
ァ回路４〜８，外部入出力バッファ回路９〜ｌ６及びイ
ンバータ３１も示されている。
に示された従来のＡＳＩＣマイクロコンピュータと同様
の回路のカウンタ２，ＡＮＤ回路３，３ステートバッフ
ァ回路４〜８，外部入出力バッファ回路９〜ｌ６及びイ
ンバータ３１も示されている。
なお、この例では、外部入出力指示信号ＩＣＩは接地電
位の“Ｏ″レベルに、外部入出力信号工Ｃ２は電源電圧
の“ｌ″レベルに固定している。
位の“Ｏ″レベルに、外部入出力信号工Ｃ２は電源電圧
の“ｌ″レベルに固定している。
また、テスト制御回路１１３，１１４の具体的な回路例
を第２図に、内部入出力バツファ回路１１１，１１２の
具体的な回路例を第３図に示す。
を第２図に、内部入出力バツファ回路１１１，１１２の
具体的な回路例を第３図に示す。
次に、この実施例の動作について説明する。
通常動作状態においては、状態設定信号ＳＴ１，ＳＴ２
をともに“０”レベルにする。
をともに“０”レベルにする。
この状態のときこの回路は、ＣＰＵ１００の制御により
入力端子２０に入力される入カパルスのパルス数をカウ
ントし、オーバーフローしたときに信号Ｓｍが“１”レ
ベルであれば割り込み信号Ｓｉを発生する。ＣＰＵＩＯ
Ｏは、入出力ボート１０１のリード動作によりカウンタ
２のカウント値を読み出すことができる。外部入出力設
定信号ＤＣＩ，ＤＣ２は共に“Ｏ″レベルとなり入出力
ブロック９〜１６はすべて出力状態になる。
入力端子２０に入力される入カパルスのパルス数をカウ
ントし、オーバーフローしたときに信号Ｓｍが“１”レ
ベルであれば割り込み信号Ｓｉを発生する。ＣＰＵＩＯ
Ｏは、入出力ボート１０１のリード動作によりカウンタ
２のカウント値を読み出すことができる。外部入出力設
定信号ＤＣＩ，ＤＣ２は共に“Ｏ″レベルとなり入出力
ブロック９〜１６はすべて出力状態になる。
本発明に基づく分離テストの１つは、状態設定信号ＳＴ
１を“１″レベルに、状態設定信号ＳＴ２を“０”レベ
ルにする。
１を“１″レベルに、状態設定信号ＳＴ２を“０”レベ
ルにする。
このとき、ＣＰＵＩＯＯは動作を停止し、内部人出力バ
ッファ回路１１１，１１２は高インピーダンス状態にな
るので、ＣＰＵＩＯＯの出力は電気的に分離された状態
である。３ステートバッファ回路４〜８はカウンタ２の
出力及びＡＮＤ回路３の結果を出力する。そのため、端
子２０〜２８によりユーザー回路の動作を観測できる。
ッファ回路１１１，１１２は高インピーダンス状態にな
るので、ＣＰＵＩＯＯの出力は電気的に分離された状態
である。３ステートバッファ回路４〜８はカウンタ２の
出力及びＡＮＤ回路３の結果を出力する。そのため、端
子２０〜２８によりユーザー回路の動作を観測できる。
この状態で、ユーザーの作或したユーザー回路のテスト
パタンを用いてユーザー回路をテストする。
パタンを用いてユーザー回路をテストする。
ＣＰＵＩＯＯ単独のテストの時は状態設定信号ＳＴ１を
“０”レベルに、状態設定信号ＳＴ２を“ｌ”レベルに
する。
“０”レベルに、状態設定信号ＳＴ２を“ｌ”レベルに
する。
このとき３ステートバッファ回路４〜８はオフ状態にな
り、ユーザー回路はＣＰＵＩＯＯから切り離される。こ
こで外部入出力設定信号ＤＣＩ，ＤＣ２は入出力ポート
１０１，１０２の入出力状態を示す、この状態はＣＰＵ
１ ０ ０に他の回路が接続されていない状態と等価
になり、端子２１〜２８からＣＰＵＩＯＯの動作を観測
できる。この状態で、メーカーの作成したＣＰＵＩＯＯ
単独のテストパタンを用いてＣＰＵ １ ０ ０のテス
トを行う。
り、ユーザー回路はＣＰＵＩＯＯから切り離される。こ
こで外部入出力設定信号ＤＣＩ，ＤＣ２は入出力ポート
１０１，１０２の入出力状態を示す、この状態はＣＰＵ
１ ０ ０に他の回路が接続されていない状態と等価
になり、端子２１〜２８からＣＰＵＩＯＯの動作を観測
できる。この状態で、メーカーの作成したＣＰＵＩＯＯ
単独のテストパタンを用いてＣＰＵ １ ０ ０のテス
トを行う。
第４図は本発明の機能マクロ１を使用したＡｓＩＣマイ
クロコンピュータの第２の例を示す回路図である。
クロコンピュータの第２の例を示す回路図である。
第１の例との相違点は、端子２６．２７にプルダウン用
の抵抗Ｒｌ，Ｒ２、端子２８にプルアップ用の抵抗Ｒ３
が接続されている点である。
の抵抗Ｒｌ，Ｒ２、端子２８にプルアップ用の抵抗Ｒ３
が接続されている点である。
通常の製品に於いて入出力端子はリセット中に入力状態
になる。この点は機能マクロ１の中のＣＰＵＩＯＯに於
いても同様である。このため、リセット中は外部入出力
設定信号ＤＣ２は“１”レベルになり、外部入出力バッ
ファ回路ｌ４〜ｌ６は入力状態になる。この時、プルダ
ウン用抵抗Ｒ１，Ｒ２及びプルアップ用の抵抗Ｒ３のた
め、信号Ｓｅ，Ｓｍは“０”レベル、信号Ｓｃは“１”
レベルとなり、信号線がフローティング状態にならずユ
ーザー回路の誤動作を防ぐことができる。
になる。この点は機能マクロ１の中のＣＰＵＩＯＯに於
いても同様である。このため、リセット中は外部入出力
設定信号ＤＣ２は“１”レベルになり、外部入出力バッ
ファ回路ｌ４〜ｌ６は入力状態になる。この時、プルダ
ウン用抵抗Ｒ１，Ｒ２及びプルアップ用の抵抗Ｒ３のた
め、信号Ｓｅ，Ｓｍは“０”レベル、信号Ｓｃは“１”
レベルとなり、信号線がフローティング状態にならずユ
ーザー回路の誤動作を防ぐことができる。
以上説明したように本発明は、機能マクロの内部に分離
テストのための回路を設けた構或とすることにより、ユ
ーザーが設計するテスト回路を少なくすることができる
ので、安定性を考慮した設計を行うことができ、ユーザ
ーのテスト回路設計の負担を減らし、設計ミスを抑える
ことができる効果がある。
テストのための回路を設けた構或とすることにより、ユ
ーザーが設計するテスト回路を少なくすることができる
ので、安定性を考慮した設計を行うことができ、ユーザ
ーのテスト回路設計の負担を減らし、設計ミスを抑える
ことができる効果がある。
また、小さなシステムにおいても、・テスト回路がユー
ザーの設計した回路に占める割合を少なくすることがで
きる。
ザーの設計した回路に占める割合を少なくすることがで
きる。
また、テストの方法を標準化できるので、ＡＳＩＣでと
くに重要である短ＴＡＴ化に役立つという利点もある。
くに重要である短ＴＡＴ化に役立つという利点もある。
第１図は本発明の一実施例を含むＡＳＩＣマイクロコン
ピュータの第１の例を示す回路図、第２図及び第３図は
それぞれ第１図に示された実施例のテスト制御回路及内
部入出力バッファ回路の具体例を示す回路図、第４図は
本発明の一実施例を含むＡＳＩＣマイクロコンピュータ
の第２の例を示す回路図、第５図は従来の機能マクロを
含むＡＳＩＣマイクロコンピュータの一例を示す回路図
、第６図は第５図に示されたＡＳＩＣマイクロコンピュ
ータの外部入出力バッファ回路の具体例を示す回路図、
第７図は第５図に示されたＡＳＩＣマイクロコンピュー
タの通常動作時の等価回路図である。 １・・・・・・機能マクロ、２・・・・・・カウンタ、
３・・・・・・ＡＮＤ回路、４〜８・・・・・・３ステ
・一トバッファ回路、９〜１６・・・・・・外部入出力
バッファ回路、１７，１８・・・・・・ＡＮＤ回路、１
９・・・・・・ＯＲ回路、２０〜３０・・・・・・端子
、３１・・・・・・インバータ、１００・・・・・・Ｃ
ＰＵ，１０１，１０２・・・・・・入出力ポート、１１
１，１１２・・・・・・内部入出力バッファ回路、１１
３，１１４・・・・・・テスト制御回路、Ｒ１〜Ｒ３・
・・・・・抵抗、Ｔ．，Ｔ２・・・・・・入出力端子。
ピュータの第１の例を示す回路図、第２図及び第３図は
それぞれ第１図に示された実施例のテスト制御回路及内
部入出力バッファ回路の具体例を示す回路図、第４図は
本発明の一実施例を含むＡＳＩＣマイクロコンピュータ
の第２の例を示す回路図、第５図は従来の機能マクロを
含むＡＳＩＣマイクロコンピュータの一例を示す回路図
、第６図は第５図に示されたＡＳＩＣマイクロコンピュ
ータの外部入出力バッファ回路の具体例を示す回路図、
第７図は第５図に示されたＡＳＩＣマイクロコンピュー
タの通常動作時の等価回路図である。 １・・・・・・機能マクロ、２・・・・・・カウンタ、
３・・・・・・ＡＮＤ回路、４〜８・・・・・・３ステ
・一トバッファ回路、９〜１６・・・・・・外部入出力
バッファ回路、１７，１８・・・・・・ＡＮＤ回路、１
９・・・・・・ＯＲ回路、２０〜３０・・・・・・端子
、３１・・・・・・インバータ、１００・・・・・・Ｃ
ＰＵ，１０１，１０２・・・・・・入出力ポート、１１
１，１１２・・・・・・内部入出力バッファ回路、１１
３，１１４・・・・・・テスト制御回路、Ｒ１〜Ｒ３・
・・・・・抵抗、Ｔ．，Ｔ２・・・・・・入出力端子。
Claims (1)
- 第１及び第２の入出力回路を備え第１の状態設定信号が
第１のレベルのとき動作状態となり前記第１及び第２の
入出力回路と対応しその入力状態、出力状態を示す第１
及び第２の内部入出力設定信号を出力すると共に所定の
機能をはたし、前記第１の状態設定信号が第２のレベル
のとき動作を停止する機能ブロックと、第１及び第２の
入出力端子と前記第１及び第２の入出力回路との間にそ
れぞれ対応して接続し前記第１の状態設定信号が第１の
レベルのとき対応する前記第１及び第２の内部入出力設
定信号のレベルに応じて入力状態、出力状態の何れか一
方の状態となり、前記第１の状態設定信号が第２のレベ
ルのとき高インピーダンスとなる第１及び第２の内部入
出力バッファ回路と、第２の状態設定信号及び前記第１
の状態設定信号が共に第１のレベルのとき対応する第１
及び第２の外部入出力指示信号と前記第１及び第２の内
部入出力設定信号とにより設定されたレベルとなり、前
記第１の状態設定信号が第１のレベルで前記第２の状態
設定信号が第２のレベルのとき対応する前記第１及び第
２の内部入出力設定信号のレベルに応じたレベルとなり
、前記第１の状態設定信号が第２のレベルで前記第２の
状態設定信号が第１のレベルのとき対応する前記第１及
び第２の外部入出力指示信号に応じたレベルとなる第１
及び第２の外部入出力設定信号をそれぞれ対応して出力
する第１及び第２のテスト制御回路とを有することを特
徴とする機能マクロ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1189433A JPH0353344A (ja) | 1989-07-21 | 1989-07-21 | 機能マクロ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1189433A JPH0353344A (ja) | 1989-07-21 | 1989-07-21 | 機能マクロ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0353344A true JPH0353344A (ja) | 1991-03-07 |
Family
ID=16241168
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1189433A Pending JPH0353344A (ja) | 1989-07-21 | 1989-07-21 | 機能マクロ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0353344A (ja) |
-
1989
- 1989-07-21 JP JP1189433A patent/JPH0353344A/ja active Pending
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