JPS59160776A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS59160776A JPS59160776A JP58034579A JP3457983A JPS59160776A JP S59160776 A JPS59160776 A JP S59160776A JP 58034579 A JP58034579 A JP 58034579A JP 3457983 A JP3457983 A JP 3457983A JP S59160776 A JPS59160776 A JP S59160776A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- output
- circuit
- test mode
- spear
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/2851—Testing of integrated circuits [IC]
- G01R31/2884—Testing of integrated circuits [IC] using dedicated test connectors, test elements or test circuits on the IC under test
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、入出力端子の数を増加させ金ことなくテスト
モード時にあっては内部に存するテストされるべき信号
が外部に出力可とされた半導体集積回路に係り、特にテ
ストモード時にあっ℃も内部回路が通常時での動作と同
様に動作すること馨可能ならしめた半導体集積回路に関
するものである。
モード時にあっては内部に存するテストされるべき信号
が外部に出力可とされた半導体集積回路に係り、特にテ
ストモード時にあっ℃も内部回路が通常時での動作と同
様に動作すること馨可能ならしめた半導体集積回路に関
するものである。
一般に半導体集積回路はいわ９るＩＣやＬＳＩ ７’、
Ｈどのチップとして構成され、その入出力ピンの数は極
力抑えられるようになっているのが実状である。これは
、入出力ピンの数が多くする程にチップ自体が二次元的
に大きくなっ℃しまい、実装上において実装智度の向上
が図れなくなるからである。したがって、一般的には外
部との間で必要とされる入出力信号の敬に応じて入出力
ビンの数は定められるようになっている。このようにし
て入出力ビンの数が定められろ場合において問題となる
のは、内部回路が複雑であるにも拘わらず入出力ビン、
即ち、外部との間で入出力される信号の種炉数が比較的
少ない場合である。このような場合、内部のみに存在す
る信号馨外部に取り出してテストしたい場合が往々にし
である。
Ｈどのチップとして構成され、その入出力ピンの数は極
力抑えられるようになっているのが実状である。これは
、入出力ピンの数が多くする程にチップ自体が二次元的
に大きくなっ℃しまい、実装上において実装智度の向上
が図れなくなるからである。したがって、一般的には外
部との間で必要とされる入出力信号の敬に応じて入出力
ビンの数は定められるようになっている。このようにし
て入出力ビンの数が定められろ場合において問題となる
のは、内部回路が複雑であるにも拘わらず入出力ビン、
即ち、外部との間で入出力される信号の種炉数が比較的
少ない場合である。このような場合、内部のみに存在す
る信号馨外部に取り出してテストしたい場合が往々にし
である。
このため従来より、入出力ビンの数はそのままにして通
常時にあっては外部に出力可とされていないが、テスト
モード時のみ内部信号が外部に出力可とされた半導体集
積回路も考えられている。テストを行なう場合には、通
常時に使用頻度の少ない入力ビンをテストモード時にテ
ストモード切換信号入力用として利用するよ°うになっ
ているものである。
常時にあっては外部に出力可とされていないが、テスト
モード時のみ内部信号が外部に出力可とされた半導体集
積回路も考えられている。テストを行なう場合には、通
常時に使用頻度の少ない入力ビンをテストモード時にテ
ストモード切換信号入力用として利用するよ°うになっ
ているものである。
牙１図はそのような半導体集積回路における要部部分を
最も簡単な例として示したものである。これによると、
通常時にあっては入力端子１には０〜５■のいわゆる通
常のディジタル信号が入力されるが、テストモード時に
は一５■の信号が入力されるようになっている。
最も簡単な例として示したものである。これによると、
通常時にあっては入力端子１には０〜５■のいわゆる通
常のディジタル信号が入力されるが、テストモード時に
は一５■の信号が入力されるようになっている。
通常時にあっては入力端子１からのディジタル信号は判
定レベルがそれぞれ２．５■、−２，５Ｖとされた判定
回路へ７でそのレベルが判定され、判定回路６からはデ
ィジタル信号がそのままの形か、あるいは反転された形
で得られるものとなっている。一方、判定回路７の出力
８としては、−２５Ｖよりも犬である旨の判定出力が常
に得られることから、この出力８をしてゲイジタルマル
チプレクサあるいはアナログマルプレクサとしての切換
スイッチ４からは内部信号６が出力端子５に出力される
ところとなるものである。内部信号６は通常時での出力
（８号として出力端子５より得られるようになっている
わけである。
定レベルがそれぞれ２．５■、−２，５Ｖとされた判定
回路へ７でそのレベルが判定され、判定回路６からはデ
ィジタル信号がそのままの形か、あるいは反転された形
で得られるものとなっている。一方、判定回路７の出力
８としては、−２５Ｖよりも犬である旨の判定出力が常
に得られることから、この出力８をしてゲイジタルマル
チプレクサあるいはアナログマルプレクサとしての切換
スイッチ４からは内部信号６が出力端子５に出力される
ところとなるものである。内部信号６は通常時での出力
（８号として出力端子５より得られるようになっている
わけである。
しかしながら、入力端子１にテストモード時に−２−５
ｖ以下のアナログ信号、例えは−５ｖの信号がテストモ
ード切換信号として入力されると、判定回路７の出力８
としては−２，５■よりも小である旨の判定出力が常に
得られ、したがって通常時には外部に出力され得なかっ
た内部信号２が切換スイッチ４を介し出力端子５に初め
て出力されるものである。これによりテストモード時に
は内部信号２を外部で観測したり、テストすることが可
能となるわけである。この場合、判定回路６からは入力
信号のレベルが２．５ｖよりも小さ“い旨の判定出力が
常時・寿られることになるが、問題は入力端子１が通常
時例えばパワーψオン・リセット信号入力端子として用
いられ、しかもその信号状態が０■付近にある場合にリ
セット信号として機能するような場合である。このよう
な場合には、テストモード中判定回路６かもはリセット
信号が常時得られ、この間内部回路に含まれる各種のカ
ウンタやフリップフロップは強制的に初期状態におかれ
、内部回路は通盾の回路動作ビ行ない得ないという欠点
があった。
ｖ以下のアナログ信号、例えは−５ｖの信号がテストモ
ード切換信号として入力されると、判定回路７の出力８
としては−２，５■よりも小である旨の判定出力が常に
得られ、したがって通常時には外部に出力され得なかっ
た内部信号２が切換スイッチ４を介し出力端子５に初め
て出力されるものである。これによりテストモード時に
は内部信号２を外部で観測したり、テストすることが可
能となるわけである。この場合、判定回路６からは入力
信号のレベルが２．５ｖよりも小さ“い旨の判定出力が
常時・寿られることになるが、問題は入力端子１が通常
時例えばパワーψオン・リセット信号入力端子として用
いられ、しかもその信号状態が０■付近にある場合にリ
セット信号として機能するような場合である。このよう
な場合には、テストモード中判定回路６かもはリセット
信号が常時得られ、この間内部回路に含まれる各種のカ
ウンタやフリップフロップは強制的に初期状態におかれ
、内部回路は通盾の回路動作ビ行ない得ないという欠点
があった。
−〔発明の目的〕
よって本発明の目的は、テストモード中であっても内部
回路が通常に動作し得る半導体集積回路を供するにある
。
回路が通常に動作し得る半導体集積回路を供するにある
。
この目的のため本発明は、テストモードであるか否かを
判定する判定回路の出力は従来と同様切換スイッチに対
する選択制御信号として機能するようにさ九るが、この
出力がテストモードであることを示す場合には、この出
力をして他方の判定回路の出力をゲート論理することに
よってその他方の判定回路の出力として内部回路の通常
動作を許容する信号を強制的に得るようになしたもので
ある。
判定する判定回路の出力は従来と同様切換スイッチに対
する選択制御信号として機能するようにさ九るが、この
出力がテストモードであることを示す場合には、この出
力をして他方の判定回路の出力をゲート論理することに
よってその他方の判定回路の出力として内部回路の通常
動作を許容する信号を強制的に得るようになしたもので
ある。
以下、本発明７矛２図、牙６図により説明する。
矛２図は本発明による半導体集積回路における要部の一
例での回路構成を示したものである。
例での回路構成を示したものである。
これによると判定回路６．７の出力は例えば入力端子１
からの入力信号電圧Ｖの変化に対して矛５図に示す如（
に変化するようになっている。
からの入力信号電圧Ｖの変化に対して矛５図に示す如（
に変化するようになっている。
本例では入力信号電圧が０■付近である場合をパワーΦ
オンーリセット信号とし、内部回路にはパワー〇オン・
リセット信号はいわゆる°゛０”レベル信号として与え
られる場合を想定していることから、判定回路６の出力
はインバータ９を介して得られるようになっている。通
常時にあってはインバータ９の出力がそのまま内部回路
に与えられてもよいわけであるが、テストモード時にあ
ってもインバータ９は′０”レベルのパワー・オン・リ
セット信号を出力することになるから不具合を生じると
いうものである。通常時でのパワー・オン・リセット解
除時は勿論のこと、テストモード時でもインバータ９の
出力ハイワユる”１ルベルとして得る必要があるわけで
ある。よってインバータ９の出力と判定回路乙の出力と
をオアゲート１０によって論理和すれば、オアゲート１
０の出力として所望のものが得られこれによりテストモ
ード時であっても内部回路は通常に動作することが可能
となるものである。本例ではインバータ９およびオアゲ
ート１０によって判定回路乙の出力を所定に変換してい
るが、他の機能のゲート類によっても同様に変換し得る
ことは勿論である。一般的には通常時でのパワー・オン
・リセット解除時とテストモード時にはパワー・オン・
リセット信号が得られないようにゲート論理するか、通
常時でのパワーｅオン・リセット時のみパワー９オ□
ン・リセット信号が得られるようにゲート論理すれはよ
いものである。
オンーリセット信号とし、内部回路にはパワー〇オン・
リセット信号はいわゆる°゛０”レベル信号として与え
られる場合を想定していることから、判定回路６の出力
はインバータ９を介して得られるようになっている。通
常時にあってはインバータ９の出力がそのまま内部回路
に与えられてもよいわけであるが、テストモード時にあ
ってもインバータ９は′０”レベルのパワー・オン・リ
セット信号を出力することになるから不具合を生じると
いうものである。通常時でのパワー・オン・リセット解
除時は勿論のこと、テストモード時でもインバータ９の
出力ハイワユる”１ルベルとして得る必要があるわけで
ある。よってインバータ９の出力と判定回路乙の出力と
をオアゲート１０によって論理和すれば、オアゲート１
０の出力として所望のものが得られこれによりテストモ
ード時であっても内部回路は通常に動作することが可能
となるものである。本例ではインバータ９およびオアゲ
ート１０によって判定回路乙の出力を所定に変換してい
るが、他の機能のゲート類によっても同様に変換し得る
ことは勿論である。一般的には通常時でのパワー・オン
・リセット解除時とテストモード時にはパワー・オン・
リセット信号が得られないようにゲート論理するか、通
常時でのパワーｅオン・リセット時のみパワー９オ□
ン・リセット信号が得られるようにゲート論理すれはよ
いものである。
ここで・入力端子１に入力される通常時での入力信号に
ついて言及すれは、一般的にはシステム立上り時に発生
されるパワー・オン・リセット信号か、必要に応じマニ
ュアル操作などによって発生されるシステム曇リセット
信号とされる。これら信号は内部回路全体の動作を規定
するものであるからである。これら信号は一般に外部で
論理和された形で入力端子１に入力されるが、それらリ
セット信号の発生頻度は通常極めて小さく、したがって
、通常時入力端子１は殆ど不要となるから、テストモー
ド時に は入力端子１をテストモード切換信号入力用と
して用い得るものである。換言すれば、入力端子１は通
常時での殆どの期間一般的な動作許容信号あるいはイネ
ーブル信号入力用として用いられるわけである。なお、
入力端子１は一般にはパワーオン・リセット信号乞含む
システムΦリセット信号入力用に限定されず、入力され
る信号の通常時での発生頻度が同程度であれば、その信
号が入力される入力端子をテストモード切換信号入力用
として用いることが可能であることは勿論である。
ついて言及すれは、一般的にはシステム立上り時に発生
されるパワー・オン・リセット信号か、必要に応じマニ
ュアル操作などによって発生されるシステム曇リセット
信号とされる。これら信号は内部回路全体の動作を規定
するものであるからである。これら信号は一般に外部で
論理和された形で入力端子１に入力されるが、それらリ
セット信号の発生頻度は通常極めて小さく、したがって
、通常時入力端子１は殆ど不要となるから、テストモー
ド時に は入力端子１をテストモード切換信号入力用と
して用い得るものである。換言すれば、入力端子１は通
常時での殆どの期間一般的な動作許容信号あるいはイネ
ーブル信号入力用として用いられるわけである。なお、
入力端子１は一般にはパワーオン・リセット信号乞含む
システムΦリセット信号入力用に限定されず、入力され
る信号の通常時での発生頻度が同程度であれば、その信
号が入力される入力端子をテストモード切換信号入力用
として用いることが可能であることは勿論である。
以上説明したように本発明は、テストモードであるか否
かン判定する判定回路がテストモードであることを判定
した場合には、その判定出力をしてディジタル信号対応
に設けられている判定回路の出力乞ゲート論理すること
によって強制的に内部回路の通常動作を可能ならしめる
ようにしたものである。したがって、本発明による場合
は通常時に入力されるディジタル信号の信号状態を意識
することなく、テストモード中内部回路が通常の動作可
能といった状態におかれるという効果が得られる。
かン判定する判定回路がテストモードであることを判定
した場合には、その判定出力をしてディジタル信号対応
に設けられている判定回路の出力乞ゲート論理すること
によって強制的に内部回路の通常動作を可能ならしめる
ようにしたものである。したがって、本発明による場合
は通常時に入力されるディジタル信号の信号状態を意識
することなく、テストモード中内部回路が通常の動作可
能といった状態におかれるという効果が得られる。
矛１図は、従来技術に係る半導体集積回路の要部におけ
る回路構成を示す図、１１２図は、本発明による半導体
集積回路の要部における回路構成例を示す図、矛６図は
、矛２図におげろ入力信号−判定回路出力の関係と判定
回路出力−オアゲート出力の関係を示す図である。 １・・・入力端子、 ４・・・切換スイッチ、 ５・・・出力端子、 ６．７・・・判定回路、 ９・・・インバータ、 １０・・・オアゲート。 茅 ／ 図 第２０ 第 ３図 ｔた
る回路構成を示す図、１１２図は、本発明による半導体
集積回路の要部における回路構成例を示す図、矛６図は
、矛２図におげろ入力信号−判定回路出力の関係と判定
回路出力−オアゲート出力の関係を示す図である。 １・・・入力端子、 ４・・・切換スイッチ、 ５・・・出力端子、 ６．７・・・判定回路、 ９・・・インバータ、 １０・・・オアゲート。 茅 ／ 図 第２０ 第 ３図 ｔた
Claims (1)
- 【特許請求の範囲】 １、 同一の入力端子から入力される内部回路動作規定
用の矛１の信号及びｉｌＦ？１の信号のレベルとは異な
るテストモード切換指示用の矛２の信号を、判別レベル
が相異なり上記矛１の信号の種別を判定する。１７１の
判定回路及び上記矛２の信号ン検出する牙２の判定回路
で判定し１，１７２の判定回路が上記牙２の信号音検出
した時に非テストモード時には外部に出力されない矛２
の内部信号を非テストモード時に出力される矛１の内部
信号に代って同一出力端子に出力するようになした半導
体集積回路であって、上記牙１の判定回路の出力段に、
上記矛２の−１：ｌ」定回路が上記矛２の信号を検出し
た時に該検出比カケして上記矛１の判定回ｉｔｆｇの出
力乞ゲニト論理する論理手段を設け、上記牙２の信号印
加時の内部回路が強制的に通常の動作可能状態におかれ
るべくなした構成暑特徴とする半導体集積回路。 ２ 上記矛１の信号は、パワー・オン・リセット信号と
される特許請求の範囲矛１項記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58034579A JPS59160776A (ja) | 1983-03-04 | 1983-03-04 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58034579A JPS59160776A (ja) | 1983-03-04 | 1983-03-04 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59160776A true JPS59160776A (ja) | 1984-09-11 |
Family
ID=12418228
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58034579A Pending JPS59160776A (ja) | 1983-03-04 | 1983-03-04 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59160776A (ja) |
-
1983
- 1983-03-04 JP JP58034579A patent/JPS59160776A/ja active Pending
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