JPH0350637A - シフトパスチェック回路 - Google Patents
シフトパスチェック回路Info
- Publication number
- JPH0350637A JPH0350637A JP1184761A JP18476189A JPH0350637A JP H0350637 A JPH0350637 A JP H0350637A JP 1184761 A JP1184761 A JP 1184761A JP 18476189 A JP18476189 A JP 18476189A JP H0350637 A JPH0350637 A JP H0350637A
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- JP
- Japan
- Prior art keywords
- parity
- shift
- register
- circuit
- data
- Prior art date
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- Pending
Links
- 238000003745 diagnosis Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000010365 information processing Effects 0.000 description 1
Landscapes
- Detection And Correction Of Errors (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ｃ産業上の利用分野コ
本発明は、情報処理装置の一部として用いられるシフト
パスチェック回路に関する。
パスチェック回路に関する。
［従来の技術］
ＥＰＵは、全てのレジスタを接続したシフトパスを持っ
ている。シフトバスは、通常のデータバスとは別に存在
し、診断の際にシフト動作によってレジスタに対するデ
ータの書き込みおよび読み出しが可能である。
ている。シフトバスは、通常のデータバスとは別に存在
し、診断の際にシフト動作によってレジスタに対するデ
ータの書き込みおよび読み出しが可能である。
［発明が解決しようとする課題］
従来のシフトパスは、全てのレジスタを接続し診断の際
にシフト動作によってレジスタに対するデータの書き込
みおよび読み出しを行うようにしている。
にシフト動作によってレジスタに対するデータの書き込
みおよび読み出しを行うようにしている。
書き込み時は、各々のレジスタにパリティが付加されて
いるので、各々のレジスタでパリティチエツクを行える
が、読み出し時は、読み出したデータをそのまま診断制
御部へ送出するため、シフトパスの途中でエラーが発生
してもエラー検出はできない。
いるので、各々のレジスタでパリティチエツクを行える
が、読み出し時は、読み出したデータをそのまま診断制
御部へ送出するため、シフトパスの途中でエラーが発生
してもエラー検出はできない。
そのために、データの信頼性が低いという問題点がある
。
。
［課題を解決するための手段］
本発明は、上記の問題点に鑑みてなされたもので、デー
タの信頼性を高めることを目的とし、この目的を達成す
るために、シフトバスの出力側においてシフトパスデー
タを格納する専用レジスタと、専用レジスタからパリテ
ィを生成するパリティ生成回路と、シフトバスデータと
パリティを選択する選択回路と、専用レジスタとパリテ
ィ生成回路と選択回路を制御する制御回路を設けるよう
に構成されている。
タの信頼性を高めることを目的とし、この目的を達成す
るために、シフトバスの出力側においてシフトパスデー
タを格納する専用レジスタと、専用レジスタからパリテ
ィを生成するパリティ生成回路と、シフトバスデータと
パリティを選択する選択回路と、専用レジスタとパリテ
ィ生成回路と選択回路を制御する制御回路を設けるよう
に構成されている。
［実施例コ
以下、本発明の実施例を図面に基づいて説明する。
第１図は、本発明によるシフトパスチェック回路の一実
施例を示すブロック図である。
施例を示すブロック図である。
第１図に示すシフトパスチェック回路は、シフトパス専
用レジスタ１、パリティ生成回路２、パリティ格納レジ
スタ３、制御回路４、シフトパス専用レジスタ５、およ
びパリティチエツク回路６から構成されている。
用レジスタ１、パリティ生成回路２、パリティ格納レジ
スタ３、制御回路４、シフトパス専用レジスタ５、およ
びパリティチエツク回路６から構成されている。
シフトパス専用レジスタ１は、ＬＳＩＩＩのシフトバス
１００を格納し、シフトパス専用レジスタ１の出力１０
１をパリティ生成回路２へ送出する。
１００を格納し、シフトパス専用レジスタ１の出力１０
１をパリティ生成回路２へ送出する。
パリティ生成回路２は、シフトパス専用レジスタ１の出
力１０１からパリティを生成する。生成されたシフトデ
ータのパリティ１０２はパリティ格納レジスタ３へ送出
される。
力１０１からパリティを生成する。生成されたシフトデ
ータのパリティ１０２はパリティ格納レジスタ３へ送出
される。
パリティ格納レジスタ３は、ＬＳＩＩＩのシフトアウト
データ１０３をＬＳ Ｉ １２へ送出した後に、ＬＳＩ
ＩＩのシフトアウトデータのパリティ１０４を送出する
。ＬＳＩＩＩのシフトアウトデータ１０３とＬＳ Ｉ
１１のシフトアウトデータのパリティ１０４を交互に切
り換える制御線１０５は、制御回路４で生成される。そ
の他に制御回路４は、シフトパス専用レジスタ１やパリ
ティ格納レジスタ３の制御も行う。
データ１０３をＬＳ Ｉ １２へ送出した後に、ＬＳＩ
ＩＩのシフトアウトデータのパリティ１０４を送出する
。ＬＳＩＩＩのシフトアウトデータ１０３とＬＳ Ｉ
１１のシフトアウトデータのパリティ１０４を交互に切
り換える制御線１０５は、制御回路４で生成される。そ
の他に制御回路４は、シフトパス専用レジスタ１やパリ
ティ格納レジスタ３の制御も行う。
シフトパス専用レジスタ５は、ＬＳＩ１１とＬＳＩ１２
の間のシフトバス１０６をＬＳＩ１２の入力側でデータ
とパリティを格納し、シフトパス専用レジスタ５の出力
１０７をパリティチエツク回路６へ送出する。
の間のシフトバス１０６をＬＳＩ１２の入力側でデータ
とパリティを格納し、シフトパス専用レジスタ５の出力
１０７をパリティチエツク回路６へ送出する。
パリティチエツク回路６は、シフトパス専用レジスタ５
の出力１０７でパリティチエツクを行い、エラーを検出
した場合には、パリティエラー１０８を出力する。
の出力１０７でパリティチエツクを行い、エラーを検出
した場合には、パリティエラー１０８を出力する。
このようにして、シフトバスのパリティチエツクを行い
、データの正当性を高めるようにしている。
、データの正当性を高めるようにしている。
［発明の効果コ
以上で説明したように、本発明は、シフトバスの出力側
においてシフトバスデータを格納する専用レジスタと、
専用レジスタからパリティを生成するパリティ生成回路
と、シフトバスデータとパリティを選択する選択回路と
、専用レジスタとパリティ生成回路と選択回路を制御す
る制御回路を設けるように構成したので、シフトバスデ
ータにパリティを付加してシフトバスデータのエラーを
検出できるようになり、これによってデータの信頼性を
高めることが可能となる。
においてシフトバスデータを格納する専用レジスタと、
専用レジスタからパリティを生成するパリティ生成回路
と、シフトバスデータとパリティを選択する選択回路と
、専用レジスタとパリティ生成回路と選択回路を制御す
る制御回路を設けるように構成したので、シフトバスデ
ータにパリティを付加してシフトバスデータのエラーを
検出できるようになり、これによってデータの信頼性を
高めることが可能となる。
第１図は、本発明によるシフトパスチェック回路の一実
施例を示すブロック図である。 １ ・・・・シフトパス専用レジスタ ２ ・・・・パリティ生成回路 １ ２ ００ ０１ ０２ ０３ ０４ ０５ ０６ ０７ ０８ ０９ パリティ格納レジスタ 制御回路 シフトパス専用レジスタ パリティチエツク回路 ＬＳＩ ＬＳＩ シフトバス 出力 パリティ シフトアウトデータ パリティ 制御線 シフトバス 出力 パリティエラー シフトバス
施例を示すブロック図である。 １ ・・・・シフトパス専用レジスタ ２ ・・・・パリティ生成回路 １ ２ ００ ０１ ０２ ０３ ０４ ０５ ０６ ０７ ０８ ０９ パリティ格納レジスタ 制御回路 シフトパス専用レジスタ パリティチエツク回路 ＬＳＩ ＬＳＩ シフトバス 出力 パリティ シフトアウトデータ パリティ 制御線 シフトバス 出力 パリティエラー シフトバス
Claims (1)
- シフトパスの出力側においてシフトパスデータを格納す
る専用レジスタと、該専用レジスタからパリテイを生成
するパリテイ生成回路と、前記シフトパスデータと前記
パリテイを選択する選択回路と、前記専用レジスタと前
記パリテイ生成回路と前記選択回路を制御する制御回路
を有するシフトパスチェック回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1184761A JPH0350637A (ja) | 1989-07-19 | 1989-07-19 | シフトパスチェック回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1184761A JPH0350637A (ja) | 1989-07-19 | 1989-07-19 | シフトパスチェック回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0350637A true JPH0350637A (ja) | 1991-03-05 |
Family
ID=16158869
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1184761A Pending JPH0350637A (ja) | 1989-07-19 | 1989-07-19 | シフトパスチェック回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0350637A (ja) |
-
1989
- 1989-07-19 JP JP1184761A patent/JPH0350637A/ja active Pending
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