JPH03505270A - 高密度マルチレベル相互接続、フレックス回路およびｔａｂ用テープ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 高密度マルチレベル相互接続、フレックス回路およびＴＡＢ用テープ発明の分野 本発明は大まかに述べると、一般に積層回路パッケージング用高密度相互接続（ ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ　）　、フレキシブル印刷回路板およびテープ 自動結合（ｔａｐｅ−ａｕｔｏｍａｔｅｄ　ｂｏｎｄｉｎｇ）　（ＴＡＢ）用テ ープに関する。

発明の背景 最近、積層回路内および間にならびに電子製造内の他の用途における高密度、低 コストの相互接続を形成しうる新しいテクノロジーが切望されている。高リード カラン）ＬＳＩおよびνＬＳＩ積層回路デバイスの出現に応じて、ワイヤー結合 技術を用いてチップあたり約２００までの入力／出力パッド（Ｉｌｏ）に接続を 形成しうる組立てテクノロジーが開発されている。しかし、ワイヤー結合テクノ ロジーは例えばワイヤー結合先端（ｔｉｐ）の限定された形状の問題のために、 既に利用可能なまたは間もなく利用可能になるさらに高いリードカウントに対処 することはできない。従って、例えばテープ自動結合（ＴＡＢ）のような他のテ クノロジーが高いスループット、高リードカウントにおける低い費用およびおそ らく高密度のために大きな注目を集めている。

さらに、高密度相互接続モジュールが共通パッケージに多重チップをパッケージ するために用いられている。このような構造はレベル間（ｉｎｔｅｒ−１ｅｖｅ ｌ）誘電体によって分離された多重導体レベルを含む。レベル間のバイアスは１ 導体層から他の導体層へシグナルを伝導するための伝導路（ｃｏｎｄｕｃｔｉｖ ｅ　ｐａｔｈ）を形成する。

積層回路はワイヤ結合ＴＡＢによってまたはフリップ　チップ面積はんだ隆起結 合（ｆｌｉｐ　ｃｈｉｐ　ａｒｅａ　５ｏｌｄｅｒ　ｂｕｍｐ　ｂｏｎｄｉｎｇ ）によって高密度多層相互接続モジュールに結合される。

多重チップ　パッケージング　テクノロジーは単一チップ　パッケージングの多 くのサイズおよび性能限界を克服するので重要である。多重チップ　パッケージ ングは大きなチップ密度と少ない外部接続とを可能にするので、信転度と遅延時 間とが改良される。しかし、多重チップ　パッケージングの高い内部接続密度は 比較的大きい基板上の多層に高分解能導体パターンを画定しうるテクノロジーを 必要とする。高度な積層回路上の多数のＩｌｏを相互接続するために微細なライ ンの多層導体パターンが必要とされている。相互接続は最小の遅延とひずみで高 速シグナルを伝搬するために、相互接続は短くなければならず、また充分に制御 された電気的特性を有さなければならない。また、チップから熱を除去し、チッ プと相互接続構造との熱膨張係数を一致させてパッケージの信頼性を改良するこ とが必要であるので、熱的考察も重要になる。通常の単一チップ　パッケージは 印刷配線板上に限られた充てん密度（ｐａｃｋｉｎｇ　ｄｅｎｓｉｔｙ）を存し 、シグナルがチップ間を伝搬されるための大きな遅延時間のために、系速度（ｓ ｙｓｔｅｍ　５ｐｅｅｄ）を限定する。このような多層パンケージングには多く のテクノロジーが用いられまたは提案されている。これらは例えばアール、ジェ イ、ジエンセン（Ｒ，Ｊ、Ｊｅｎｓｅｎ）の「積層回路の高性能相互接続（Ｈｉ ｇｈ−Ｐｅｒｆｏｒｍａｎｃｅ　Ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎｓ）」第４０ 章、エム、ジェイ、ボーデンＭ、Ｊ、Ｂｏｗｄｅｎ等（編集）、ボ１マース　フ ォア　ハイ　−クノロジー　エレクトロニクス　アンド　フオ　ニ　ス（Ｐｏｆ 　ｍｅｒｓ　ｆｏｒ　Ｈｉ　ｈ丁ｅ−仙皿蝕■」に配正旦並」皿」加迎胆朋）ア メリカン　ケミカル　ソシエティ（釉ｅ−ｒｉｃａｎｃｈｅｍｉｃａｌ　５ｏｃ ｉｅｔｙ　）　、ワシントンＤ、Ｃ，１９８７，４６６−４８３頁において考察 されている。多くの相互接続テクノロジーが銅導体とポリイミド誘電体に基づい て開発されており、高密度高速度ＩＣ用途の種々な設計要求を満たすために他の パンケージングテクノロジーを凌駕する幾つかの利点を提供している。ジエンセ ンも千ノブ取付は技術を幾らか検討している。これらの技術の一つがテープ自動 結合（ＴＡＢ）である。

ＴＡＢテクノロジーは高容量用途向けのチップ取付は法として数十年前に導入さ れた。高リードカウント（ｌｅａｄ−ｃｏｕｎｔ）の高密度ＬＳＩおよびＶＬＳ Ｉパッケージの要求を満たすために、２，３年前に再導入された。しかし、投資 費用が高いことがこのような組合せプロセスへのＴＡＢテクノロジーの導入を限 定していた。周知の問題には、製造が多くの工程を含み、費用がかかることおよ び幾つかの製造テクノロジーが良好な熱伝導特性を与えないことがある。しかし 、例えば卓上計算機、時計、カメラ、電子温度計およびファクシミリ装置のサー マル　へラド　ドライバー（ｔｈｅｒｍａｌ　ｈｅａｄ　ｄｒｉνｅｒ）のよう な、非常に多量に生産される消費者製品のためにはＴＡＢテクノロジーが開発さ れている。ＴＡＢテクノロジーの現状についての良好な考察は例えばケイ、ウニ ハラ０（、Ｕ６ｈａｒａ）のｒＴＡＢテクノロジーの傾向に関して（Ｆｏｃｕｓ ｓｉｎｇ　ｏｎ　Ｔｒｅｎｄｓ　ｉｎ　ＴＡＲＴｅｃｈｎｏｌｏｇいＪ　ＡＥＵ 第１号、１９８８年、３９−４４頁に含まれている。

一般的に述べると、先行技術は上記種類の用途に対して多層相互接続の３カテゴ リーの製造方法を含む。この３種類の製造方法は削除方法（ｓｎｂｔｒａｃｔｉ ｖｅ　ｐｒａｅ−ｅｓｓ）、半添加方法（ｓｅｍｉ−ａｄｄｉｔｉｖｅ　ｐｒｏ ｃｅｓｓ）および添加方法（ａｄｄｉｔｉｖｅ　ｐｒｏｃｅｓｓ）と呼ばれる。

削除方法は下記の一般的な説明から理解される。第一に、ケイ素ウェファ−のよ うな基板上に金属層を蒸着させる。（基板は例えば酸化ケイ素のような絶縁材料 でもよい、または裏側に絶縁被覆を存する導体であることも可能である）。次に 通常の（リトグラフィー）方法を用いて、金属層をワイヤー、トレースおよびパ ッド面積にパターン化する。誘電体層を次に付着させ、その後に第１金属層内の パッド上の誘電体を除去し、次に第２金属層をスパッタリングまたは他の方法に よって付着させることによってバイアス（ｖｉａｓ）を形成する。これらのバイ アスが垂直から実質的な角度（例えば３０度）傾斜した側壁を有することを注目 すべきである。次に、削除方法を用いて金属層をパターン化して、好ましくない 位置から金属を除去して、第２金属レヘル回路とバイアスを残す。金属層は他の レベルの内部接続の基礎として用いることができ、層の形成方法は何回もくり返 すことができる。この種の構造の欠点の幾つかを挙げると、（１）バイアス（ｖ ｉａｓ）の傾斜側はバイアスの機能のために必要であるよりも多くの面積をバイ アスに割り当てることになる；（２）バイアスを垂直に積み重ねることができず 、側方にずらさなければならず、多くの面積を必要とし、バイアスによる熱伝導 を低下させる；（３）側方バイアス片寄り（ｌａｔｅｒａｌνｉａ　ｏｆｆｓｅ ｔ）は伝導路を遅延する：（４）設計ルールが非常に複雑になる。

半添加方法は基板上に金属の連続層を付着させることによって開始する。誘電体 、フォトレジストまたは他の適当な材料の一時的なマスクを金属に塗布する。

次に、マスクをパターン化し、バイアスが望ましい場所にオープニング（ｏｐｅ ｎｉｎｇ）を形成する。次に、カソードとして金属層を用いて、バイアスをオー プニング内に電気メッキする。次にメッキ用マスクを除去する。この接続点にお いて、底部金属をパターン化し、誘電体オーバコートを塗布する。バイアスは次 の導体層に結合していないので、当然構造体はまだ使用できない。この処理を完 成させるために多様なアプローチが用いられている。一つのアプローチは、ニス 、プーン（Ｓ、Ｐｏｏｎ）　、ジェイ、ティ、パン（Ｊ、Ｔ、Ｐａｎ）、ティー シー、ワアンダ（Ｔ−Ｃ，Ｗａｎｇ）およびビー、ネルソン（Ｂ、Ｎｅ１ｓｏｎ ）、「高密度マルチレベル銅−ポリイミド内部接続０１ｉｇｈ　ＤｅｎＳＩｔｙ 　Ｍｕｌｔｉｌｅｖｅｌ　Ｃｏｐｐｅｒ−Ｐｏｌｙｉｍｉｄｅ　Ｉｎｔｅｒｃｏ ｎｎｅｃｔｓ）　Ｊ’、プ鴻V ーディンゲス　オブ　不プコン　ウェスト８９．　　（Ｐｒｏｃｅｅｄｉｒ＋ｇ ｓ　ｏｆ　ＮＥＰＣＯＮ　Ｗｅｓｔ’８９）　、１９８９年３月、４２６〜４４ ８頁に述べられているように、誘電体オーバコートを８１Ｍ的に研削して、バイ アスの頂部を露出させ、表面を平面化することである。

次に、第２金属層を付着させ、プロセスをくり返して、第ルベルのバイアスから 底部導体層への接続と第２レベルのバイアスから第３レベルの導体への接続とを 備えた、好ましい導体パターンを第２層上に形成する。この方法をさらに続けて 付加的なレベルを形成できることは明らかである。

従って、半添加方法は殆んど直線状の側壁を有するバイアスを製造し、このバイ アスは削除方法よりも原則として大きな内部接続密度を可能にする。これはまた 積み重ねバイアスの形成を可能にし、短い伝導路およびおそらく熱放散のための 熱放散が生ずる。さらに、電気メッキの均一性も調節しやすくなる。しかし、半 添加方法は多くの工程を含み、バイアス平面化／バイアス露出プロセスを必要と し、それ故緩慢であり、費用がかかる。

いわゆる添加方法は例えば、エイ９　ンー、アダム（Ａ、Ｃ，Ａｄａｍ）等、「 最新ＶＬＳＩパッケージングのための高密度内部接ＩＩＡ　（Ｈｉｇｈ　Ｄｅｎ ｓｉｔｙ　Ｉｎｔｅｒｃｏｎｎｅｃｔ　ｆｏｒ　Ａｄｖａ−ｎｃｅｄ　Ｖｌ、Ｓ Ｉ　Ｐａｃｋａｇｉｎｇ）」、エレクトロケミカル　ソシエティ　アブストラフ トス（Ｅｌｅｃｔｒｖｃｈｅｍｉｃａｌ　５ｏｃｉｅｔｙ　Ａｂｓｔｒａｃｔｓ ）３１７１巻、１９８７年春に述べられているように、バイアスの形成に一時的 なメッキ用マスクを必要としない。バイアスは誘電体中での無電解方法によって メンキされる。例えば、バイアスはバイアスの材料としてニッケルの使用に基づ いた化学的付着または成長方法によって、マスクされたオープニング中に形成さ れる。これらのバイアスは固体であり、実際に直線状かつ垂直である側壁を有す る。半添加方法のすべての利点を有し、工程数も少ないが、無電解プロセスでの バイア均一性は調節が困難であり、これらの方法の受は入れを限定する。

これらの種々な先行技術方法はすべて内部接続の製造に有用であるが、今までは これらの方法はＴＡＢテープの製造では約５０μ以上の最小フィンガー間隔と約 ５０Ｉ以上のフィンガー幅とを生ずることができた。これらの仕欅はチップの内 部接続密度を限定し、１０００１１０以上を有する将来の世代のチップに通さな い。

従って、改良された多層内部接続構造を同構造の製造方法とを提供することが本 発明の目的である。

フレックス回路（ｆｌａｘ　ｃｉｒｃｕｉｔ）の改良された製造方法を提供する ことが本発明の他の目的である。

本発明の他の目的はＴＡＢテープ中に多層内部接続構造を形成する方法を提供す ることである。

本発明のさらに他の目的は、ＴＡＢに今まで利用可能であったよりも小さい導体 ライン間の間隔と導体サイズとを用いた多層内部接続構造の製造方法を提供する ことである。

本発明のさらに他の目的は、面積結合方法（ａｒｅａ　ｂｏｎｄｉｎｇ　ｔｅｃ ｈｎｉｑｕｅ）に適した多層内部接続構造を提供することである。

本発明の他の目的は種々な導体形状の混合物を含む多層内部接続構造とその製造 方法とを提供することである。

本発明のさらに他の目的は、サーマルバイアス（ｔｈｅｒｍａｌνｉａｓ　）に よって層を適して効果的な熱伝導が行われうる多層内部接続構造とその製造方法 とを提供することである。

発医Ω要約 上記その他の目的と利点は改良された半添加方法と見なされうる「アップサイド −ダウン（ｕｐｓｉｄｅ−ｄｏｗｎ）Ｊ方法を用いて達成される。この改良方法 によると、連続金属層を支える基板上に多層内部接続構造を形成する。この金属 層はすべての誘電体層を通してバイアスをメンキするための電極として用いられ る。望ましい数の層が形成されたならば、基板を除去し、連続金属層をパターン 化する。

さらに詳しく説明すると、単一内部接続層は３亜層：すなわち約５００オングス トローム厚さの例えばクロムの第１　（または底部）保護層；約５０００オング ストロームから５μまでの厚さの例えば銅の層のような中間連続導体層；および クロムの第２（または上部）保護層（約５００オングストローム厚さ）から成る 。他の適当な材料を当然化りに用いることができ、保護（亜）層は導体材料を選 択すれば、完全に省略することができる。このような第１内部接続層を例えばケ イ素のような基板上に付着させる。（この第１内部接続層は結局上部導体層およ び／またば結合パッドになる）。誘電体層（例えばポリイミド）を次に付着させ る。ノ＼イアスのためのオープニングを誘電体層と第２（すなわち上部）保護層 にエツチングによって設ける。電極として銅導体の第１（連続）保護層を用いて 、銅バイアポスト（νｉａ　ｐｏｓｔ）をオープニング内に電気メッキする。次 の導体を面内（ｉｎ−ｐｌ−ａｎｅ）に単離するが、これはバイアスによって底 部導体に電気的に結合する９上記に概略を述べたような内部接続層と誘電体との 連続付着ならびにバイアスの形成（すべてメッキ用電極として第１導体層を用い る）によって、多層内部接続が形成される。最後に、例えば基板を化学的エツチ ングによって、基板から内部接続を放出し、効果的に逆にひっくり返しくこのこ とは物理的必然性ではない）、銅導体の第１層をパターン化する。これによって フレックス回路が形成される。

導体層用物質の選択によっては、一方または両方の保護層を必要としない場合が ある。導体層として銅を用いる場合には、第１の保護層は、エツチング工程後も 導体を保持すべき銅の酸化が起らないように保護する。第２の保護層は銅を防護 して誘電体内への銅の拡散を未然に防ぎ、かつポリイミド誘電体への結合を容易 にする。

場合により、たとえばチップマット用構造物を用いるために、一時的基質の除去 の前か後に、相互接続体構造物（ｉｎｔｅｒｃｏｎｎｅｃｔ　５ｔｒｕｃｔｕｒ ｅ）を他の基質に結合させることができる。

各導体、トレースおよび誘電体層の厚さを制御できる能力、およびすべてのバイ アに銅を！解めっきさせる工程の使用によって利点が得られる。かなりの汎用性 が得られ、大きな構造物とともに極めて小型で、密に配列した構造物を形成させ ることができる。薄い金属トレースを使用することによって、低インダクタンス の信号線路（ｓｉｇｎａｌ　１ｉｎｅｓ）が可能である。薄い誘電体層は接地面 を信号線路に接近させて、漏話（ｃｒｏｓｓ−ｔａｌｋ）を低減させる。均一お よび混合のいずれの配列においても、小さい導体でもまた大きな導体の場合でも 制御されたインピーダンスを得ることができる。厚いＴＡＢフィンガーを、薄い 信号トレースや他の構成物と同じ構造物、さらには同じ層に形成させることがで きる。

ＴＡＢ用の前記の工程を用いて混合配列構造物（ｍｉｘｅｄ−ｇｅｏｍｅｔｒｙ 　５ｔｒｕｃｔｕｒｅ）をつくる実施を示す。後記の混合配列構造物において、 たとえば断面積５ミクロン×１６ミクロンのストリップライン信号トレースが断 面積５０ミクロンＸ３５ミクロンのＴＡＢ導線と同じ構造物中に形成されており 、後者のＴＡＢ　ｙＪ’ａは通常の従来技術を用いる典型的なＴＡＢフィンガー として最小の寸法である。４５μの誘電体の厚さおよび約３．５の比誘電率のポ リイミド誘電体を有するこの特定配列はインピーダンスが５０オームの信号線路 を見込むものである。従って、プラズマ加工または他の適当な方法によるポリイ ミドのエツチングを容易にするために、ポリイミドマトリックス内部の信号トレ ースの大きさを縮小するけれどもＴＡＢテープの厚さ全体を適度に保つことによ って、抑制されたインピーダンスの線路をつくることができる。

本発明の利点ならびに種々の他の目的および特徴のみならずその実施は、下記の 詳細な説明によってさらに十分に理解されよう、ただし詳細な説明は添付図面と 関連させて読む必要がある。

凹面Ω簡単友説朋 図面において、 第１＾ないし第１Ｇ図は、本発明によって高密度、多重レベルの相互接続体、フ レックス回路または混合配列の構造物をつくる典型的な一連の加工工程、および それによって製造された物品を示す線図であり、第２図は、第１Ａないし第１Ｇ 図の加工によって製造し、さらに新基質上に取付けた構造物、たとえば、チップ キャリヤーとして用いられるようなものの線図であり、 第３Ａないし第３に図は、本発明によって高密度多重レベルの相互接続体をつく る別の典型的な一連の加工工程、およびそれによって製造された物品で、特に物 品を混合配列構造物とするための用途に用いられるものの線図であり、かつ第４ 図は第３Ａないし第３に図による混合配列構造物の線図であって、加工できる構 造物の例としてＴＡＢテープ内の伝送線路を示しである。

詳報１説朋 さて、第１Ａないし第１Ｇ図について述べるが、該図は本発明によって高田度多 重レベルの相互接続体、フレックス回路、または混合配列構造物をつくる典型的 な一連の加工工程を示す。第１Ａ図かられかるように、加工はシリコンウェファ −のような基質物質１００から始まる。前述のように基、ｔ１００は、銅を酸化 から守ることができるクロムのような物質の薄い（たとえば、５００オングトス ローム）保護層１０２でおおうことができる（アルミニウムのような異なる物質 を用いる場合には、保護層を省くことができる）、基質の表面に凹凸がある場合 には、連続的な金属表面の存在が必ず得られるように、層１０２の厚さを増大さ せる必要がある。

この時点で、保護層１０２はプラズマエツチングまたは他の適当な手段にパター ンを形成させて、受部分１０２Ａおよび１０２Ｂ　（第１Ｂ図）を残し、このパ ターン形成は、さらに後で述べるように、加工の後段において保護層をマスクと して用いることができるようにする。あるいは、あとの工程で保護層のパターン 形成を行わせることができる。

第１Ｃ図に移ると、金属、好ましくは銅の連続層１０６を保護層の上に付着させ る。

銅の典型的な厚さは約５μである。所望の場合には、次いで金属層を、さらに５ ００オングストロームのクロム層のような保護被覆物質付着層１０Ｂでおおう。

次に、第１Ｄ図に示すように、誘電体層１１２を形成または適用する。該誘電体 は、回転し、硬化して、厚さ約２０ないし２５ミクロンの層となるポリイミドの ような平坦層が好ましい。たとえば写真平版法を用い、プラズマエツチング、Ｒ ＩＥ　　（反応性イオンエンチング）、液状エツチング剤の使用、または他の適 当な手段によって、誘電体１１２および保護被覆１０８内に開口部をエツチング して、バイア（νｉａ）をつくる。

金属層１０６を陰極として用い、開けてあった開口部内にバイアポスト（νｉａ 　ｐｏ−ｓｔ）を電解めっきする。これによってほぼ垂直な側壁を有する銅のバ イアポストのできることがわかるであろう。めっき電極における電流およびめっ き液の撹拌を制御することによって、バイアのめっきの良好な均一性を得ること ができる。

構造物に次のレベルを付加するために、第２の下部保護層１２２（たとえばクロ ム）、第２の導電層１２４（好ましくは銅）および第２の上部保護層（たとえば クロム）を第１Ｅ図に示すように付着させて、パターン形成を行うが、いうまで もなく、保ｇＩ層の不必要なことがあり、その場合には使用する必要はない。第 ２のレベルの導体は下部電極と電気接続している。第１Ｆ図に示す実施例１３０ のような構造物をつくるためには、第１Ｄないし第１Ｅ図の方法を繰返すことに よって、さらにそれ以上の層をふやすことができる。そこでわかるように、バイ アは垂直に積み重ねられ、電気および熱の極めて短い通路をつくることができる 。バイアをめっきするたびに、「上部」金属Ｎ１０６はめっき電極として働き、 該金属層は、生成するすべてのバイアとつながって、直接電気的に接触している 。

この時点で、多層相互接続体を基質Ｉら切り離すことができる。これは化学的に 、もしくはプラズマエツチングまたは他の方法を用いてエツチングして基質を取 り除くことによって行うことができる。一旦基質を取り除くと、早期に保護層１ ０２にパターン形成が行われている場合には、金属層１０６および１０８は露出 部分がエツチングされて除か鬼さもないときには保護層１０２にパターン形成を 行い、次に金属層１０６および１０８をエツチングする。これによって、すべて のバイア間の電気的接触がなくなって、種々の導体ｉのパターン形成およびバイ アによってつくられる中間層接続に従う別の電気通路ができる。得られた物品を 第１Ｇ図に示すが、咳図は第１Ａないし第１Ｆ図に対してひっくり返しになって いる０図でわかるように、該物品はここではフレックス回路である。

場合によっては、一時的または恒久的に使用するために、当初の基質を取り去る 前が後に、第２図に示すように、構造物を他の基質１４０に結合させることがで きる。この変型は、特に多層チップキャリヤーをつくる場合に有用である。

前記の方法は、本発明の精神および範囲から逸脱することなく、多くの点で変化 させることができる。たとえば、第１の保護層を形成させる前に、基質に所謂「 遊離」層を適用させることができる。遊離層は容易に溶解して相互接続体構造物 を基質から分離させ、エツチングして基質を取り除く必要性をなくすことができ る。さらに、保護層（使用する場合）は異なる物質を有することができる（たと えば、選択的エツチングを容易にするために、上部保護層はチタンまたは他の物 質であることができる）。

さらに、上記の本発明は概して屈曲回路に有用であるけれども、通常のＴＡＢだ けでなく、また若干は通常のＴＡＢ要素である導体配列混合物を用いる構造物に 対してもまた特に有用である。アディティブ（たとえばめっき）法８よびプラズ マエツチングの使用を組合せることによって導体間隔が１００μ以下で導体の厚 さが５０μ以下の構造物を有するＴＡＢテτプの製造が可能になる。たとえば、 幅７μ、高さ５μの導体および断面積１０μ刈Ｏμ、高さ２０μのバイアが製造 されている。

第３Ａないし第３に図に移ると、このような多層相互接続体構造物を加工する方 法が示されている。該方法は基質２００から出発し、それに順次厚さ約５００オ ングストロームのクロム層２０２、厚さ約５ｏｏｏオングストロームの銅層２０ ４、および厚さ約５００オングストロームのチタン層２０６を通用する。（本実 施例では、両層に選択的エンチングをさせるために、異なる物質を使用している けれども、層２０２および層２０６は同し物質を有することができる）。

所望の生成物がＴＡＢ用テープまたは誘電体中にオープニングを必要とする任意 の他の構造物である場合には、次のように、チタン２０６および銅２０４内にオ ープニングのパターンをエツチングする。すなわち、約１ないし１．５μのフォ トレジスト層２０８をチタン２０６の上に適用する。第３Ａ図参照。次に、フォ トレジスト２０８にパターン形成を行い、誘電体内にスプロケットホール　パー ソナリティ　ウィンドウ、または他のオープニングを形成する０次にチタンおよ び銅をエツチングして前記形成部分を除き、さらにプラズマエツチングまたは任 意の他の適当な方法によってフォトレジストを取り去る。これによって第３Ｂ図 に示すような構造物が得られ、該構造物は徐に誘電体内の２１２にオープニング を形成する。誘電体内のオープニングが不必要の場合には、本節の工程は飛ばす ことができる。

この時点で構造物の上に厚いフォトレジスト層２１３（たとえば）ないし８ミク ロン）を適用する。写真平版法により下部層回路パターンでフォトレジスト層に パターン形成を行い、上部チタン層を所望の通りエツチングして、銅を露出させ る。　（第３Ｃ図）銅層２０４を電極として用いて、フォトレジストマスクの中 に厚さくたとえば）約５ミクロンの銅層２１４を電気めっきして、フォトレジス トを除去する。これによって第３Ｄ図の構造物が得られる。場合によっては、こ の時点で（または加工中の他の適当な時点に）、たとえばニッケルの薄い保護層 （図示せず）トレース上に付着させることができる。電気めっき銅層２１４はＩ Ｃ結合用バッドを含むことができるか、または接地層、電源層もしくは信号伝送 層であることができる。

第３Ｄ図の構造物の上に厚さ約２０ないし２５ミクロンのポリイミドＮ２１６を 適用する。該ポリイミドの上に厚さ約４０００オングストロームのアルミニウム Ｎ（図示せず）を付着させて、パターン形成を行い、プラズマエツチング、ＲＩ Ｅ　　（反応性イオンエツチング）、液状エツチング剤の使用、または他の適当 な手段によってバイアオープニングを形成させる。アルミニウムをマスクとして 用い、ポリイミドをエツチングしてバイアホールを開ける。アルミニウム付着工 程、パターン形成およびポリイミドエソチング工程を回避するように、感光性誘 電体を使用することができ、バイアは写真平版で形成させることができる。次い で、アルミニウムを除去し、露出銅を清浄にしていささかの酸化銅をも取除く０ 次に、第１の銅層２０４を電極として使用し、銅バイア２２２Ａおよび２２２Ｂ を開口部に電気めっきして、第３Ｅ図の構造物をつくる。

ハックエッチを用いてバイア頂部から酸化物を除き、誘導体表面を粗くした後に 、それぞれ２２４　、２２６および２２８と名付けたクロム層、銅層およびチタ ン層を、たとえばスパンタリングによって順次付着させる。層２０２　、２０４ および２０６の場合のように、クロムおよびチタンは厚さが約５００オングスト ロームで、銅は約５０００オングストロームの厚さであることができる。層２１ ３のように約８μのフォトレジストの厚さＮ２３２を適用し、第２のＩ／ベベル 回路のレイアウトでパターン形成を行い、第３Ｆ図の中間構造物とする。上部チ タンＮ２２８はフォトレジスト内のオープニングをエツチングさ瓢銅層２２６を 電極として使用して、厚さ約５ミクロンの銅トレース２３４を電気めっきする。

第３Ｇ部。（所望の場合には、無電解めっ、き法を代りに用いることができる。

）次にフォトレジスト２３２を除去し、層２２４　、２２６および２２８を露出 している場合にはエツチングして、ポリイミド被覆２４０を適用する。第２のレ ベルのトレースは下部金属層２０４とまだ電気的に接続している。ポリイミド層 の上に厚さ４０００オングストロームのアルミニウム層（図示せず）を付着させ 、パターン形成を行い、バイアオープニングを形成させる。

前のハイ′７Ｎについては、アルミニウムマスクを用いてポリイミド中のバイア をエツチングする。次でアルミニウムを除去し、露出銅を洗浄にしていささかの 銅酸化物をも取り除く。次に、第１の銅層２０４を電極として使用し、銅バイア ２３６および２３８を電気めっきする。これによって第３Ｈ図のこの導体構造物 が得られる。

このように、両方のバイアレヘルとも同し下層の電極を用いて電気めっきされる 。

層２２４．２２６、及び２２８と同し厚さの、クロム層／ｌＡＪＭ／チタン層か らなる他の三つ組の層２４２　、２４４及び２４６が、バックエツチングやスパ ッタリングによって形成される（第３１図）。導体やバイアスの追加層は、バイ アスをめっきするための下方にある同し電極を使用して類似の手順で作製するこ とができる。場合によっては、上方位置のバイアスのめっき工程時においてより 良い接触を得るために、設計構造物は、非機能的なもしくは余分の下方位置のバ イアスを含んでもよい。　第３１図の構造物は、異なる目的に使用することがで きる。例えば、多層・多チップの高密度モジュールを得るために、トレース２３ ４を形成するのに使用したのと同じ手順を使用してトレースの第３番目の層をめ っきすることができる。

こうして得られた構造物は次いで永久支持体に結合させることができ、そして一 時的なケイ素支持体は、第２０にて行ったようにエンチングによって除去するこ とができる０次いで、スパッタリングされた薄いクロム層２０２　、ｍ層２ｏ４ 、及びチタン層２０６がエツチングされ、銅めっきしたボトム層２１４が露出す る。この状態については第２図との重複を避けるために、別個に図示してはいな い。

これとは別に、約３０μという厚めのフォトレジスト層２４８を第３Ｉ図の構造 物に設け、そして第３の位置のレベルの回路レイアウトを使用してパターン付け することができる。次に、厚さ約２５ミクロンのＴＡＢフィンガー２５２、及び 上方の層回路・パワー・接地平面２５３は、層２４４を電極として使用して、フ ォトレジストマスクにより電気めっきされる。本構造物を第３Ｊ図に示すや次い で、フォトレジスト２４８が除去される。・ 第３Ｊ図はトレース２５３とＴＡＢフィンガー２５２が同し厚さで示されている が、多重フォトレジスト用途の場合、異なる厚さの導体を形成させてもよいこと は言うまでもない。

ケイ素支持体２００が後方からエツチングさ瓢クロム層２０２が露出する。次い で、クロム１ｉｉ２０２がエツチング除去される。スプロケットホールやパーソ ナリティ−・ウィンドー用に開放すべき区域に対しては、プラズマエツチング又 は他の適切な方法によってポリイミドが除去される。チタンＮ２４Ｇ　、銅１１ ！２４４の露出部分、及びクロム層２４２がエツチング除去される。スパッタリ ングされた銅層２０４とチタン層２０６は、該構造物（第３に図）の底部がらエ ツチング除去される。本プロセスにおいては、銅層２４４の露出部分も除去され る。

上記のシーケンスは単に代表的なものであるが、他のシーケンスを使用して類似 の構造物を得ることもできる。

図面は特定の用途の回路としてではなく作製のプロセスを示すためのものなので 、得られた構造物における導体トレースは、特に意味のある幾何学的構成物とし て示されてはいない。該構造物における導体のパターンを適切に設計することに よって、導体がシグナルライン、パワーリードもしくは接地リード、又は接地平 面として機能する、ということが容易にわかる。シグナル搬送リードを使用して 接地平面を散在させることができるので、クロストークを少なくするための、制 御されたインピーダンスのラインを与えるための、そして従来可能であったより もっと高密度でリードをＴＡＢ構造物中にパンクするための方法が得られる。さ らに、シグナルライン中の導体は、ＴＡＢフィンガーと同じ厚さである必要はな く、また内側層誘電体は現在使用されているτＡ、Ｂ層より薄くてもよいので、 テープの全体としての厚さは依然としてエツチング操作が可能な厚さである０例 えば、トータルの厚さが５０μ（ＴＡＢフィンガーを除く）の３層構造物を作製 したが、この厚さは従来技術による構造物の厚さの１７２〜１／３であり、そし てさらに薄い構造物も可能である。加成性又は減成法を使用して種々の導体層を 作製できることは言うまでもないが、唯一の方法だけが示されている。

形状寸法の混ざり合ったＴＡＢ構造物を作製する際の上記プロセスの使用方法の 例が第４図に示されている。

第４図は、マイクロストリップＴＡＢフィンガーとシグナル伝送ストリップライ ンを組み込んだＴＡＢ構造物を示している０本構造物はさらに、より寸法の大き な多層構造物中に埋め込むことができる。第１の導体層１５２を付着形成させる 。層１５２の上に誘電体の層１５３Ａ　（例えば２０ミクロン厚さのポリイミド ）を設ける。前述の例においてソゲナル導体層を設けたのと同し方法で、５ミク ロン×１６ミクロンの矩形断面のシグナルトレース１５４を設ける。ストリップ ライントレース１５４が形成された後、類似の厚さの他の誘電体層１５３Ｂを設 ける。誘電体ｊ！ｊ１５３Ｂの上側に、層１５２と相対して他の金属平面１５６ を設ける。金属平面１５６の隣に、従来寸法（すなわち３５５ミフロン×５ミク ロン）のＴＡＢフィンガー１５８が形成される。導体に対する電気接点は示され ていない。約３．５の誘電率をもち約４５ミクロンの厚さを有する材料を誘電体 として使用すると、シグナルトレースとＴＡＢワードの両方に対して約５０オー ムのインピーダンスが生起する。従って、シグナルトレースは極めて小さく保つ ことができ、上方位置の金属トレース（すなわちパワー・接地リードとＴＡＢフ ィンガー）だけが完全に標準的な厚さとなっていなければならない。

現在使用されているＴＡＢ技術は、断面が約５０μ×３５μの従来寸法のストリ ップラインに５０オームの制御されたインピーダンスを与えるために、ストリッ プラインに対して６０〜９０ミクロン又はそれ以上の、またマイクロストリップ に対して少なくとも１３０ミクロンの誘電体厚さを必要とする。このような厚い 層をエツチングするのは大変困難で且つ大変時間がかかり、また同し精度では行 うことは極めて難しい。さらに、こうした形状の混ざり合った構造物に対しては 従来のＴＡＢプロセスは適さない。

上記の説明においては、連続的平面内金属から形成されるトレースについて示し た。別のプロセスとしては、電極として例えば第３Ｈ図の金属２０４を使用して トレースをめっきするというプロセスもある。

ユニークな相互接続構造物及び該構造物の製造方法について説明してきたが、当 技術者にとっては、これらに対する種々の変形や改良が容易に考えられるであろ う。例えば、他の材料も使用することができるし、厚さや寸法が異なってもよい 。また層を増やしてもあるいは減らしてもよい。従って、これらの変形や改良に ついては特に明記して説明してはいないけれども、前述の詳細な説明は単に例証 のためのものであって、これによって本発明が限定されるものではない。従って 本発明は、以下に記載する請求の範囲及びその等個物によってのみ規定される６ ＦＩＧＩＥ ＦＩＧ、３Ｅ ＦＩＧ、３Ｈ 手続補正書 １．事件の表示 ＰＣＴ／ＵＳ　９０１０１７９０ ３、補正をする者 事件との関係　　　特許出願人 ６、補正の内容 別紙の通り（尚、（３）の書面の内容には変更ない国際調査報告 −１１−−＾＃′ｌ＃″’　　ＰＣＴ／ＵＳ　　９０１０１７９０国際調査報告

Claims (24)

【特許請求の範囲】
1. １．（ａ）支持体を覆う形で第１の導体層を設ける工程；（ｂ）前記第１導体層 を覆う形で第１の誘電体層を形成させる工程；（ｃ）前記第１誘電体層中に、所 望の位置におけるバイアスのためのオープニングを設ける工程； （ｄ）前記第１導体層を電極として使用し、バイアポストをバイアオープニング にめっきする工程； （ｅ）前記誘電体と前記バイアポストを覆う形で次の導体層を堆積させる工程； （ｆ）前記の次の導体層を覆う形で次の誘電体上層を形成させる工程；（ｇ）前 記誘電体上層中に、所望の位置におけるバイアスのためのオープニングを設ける 工程； （ｈ）前記第１導体層を電極として使用し、前記誘電体上層中のバイアオープニ ングにバイアポストをめっきする工程；（ｉ）必要とする連続した各導体層を得 るために、工程（ｅ）〜（ｈ）を繰り返す工程；（ｊ）前記支持体を取り除く工 程；及び（ｋ）前記第１導体層をパターン付けする工程；の各工程を含む、複数 の電気素子を相互接続するための物品を製造する方法。
2. ２．前記誘電体がポリイミドである、請求の範囲第１項に記載の製造方法。
3. ３．プラズマエッチング、リアクティブイオンエツチング、又はリキッドエッチ ングを使用して前記誘電体がエッチングされる、請求の範囲第２項に記載の製造 方法。
4. ４．前記誘電体が感光性ポリイミドである、請求の範囲第１項に記載の製造方法 。
5. ５．１つの誘電体層の少なくとも一部が、少なくとも１つの他の誘電体層のすぐ 近くの部分の幅より実質的に大きい幅を有している、請求の範囲第１項に記載の 製造方法。
6. ６．少なくとも２つの導体層の少なくとも一部が実質的に異なる厚さを有する、 請求の範囲第１項に記載の製造方法。
7. ７．前記のより厚い層におけるその厚さが、集積回路結合パッドに接続するため のテープ自動化結合フィンガーとして使用するのに適している、請求の範囲第６ 項に記載の製造方法。
8. ８．（１）露出した前記第１導体層をそのままの状態にして、工程（ｋ）の物品 を別の支持体に据え付ける工程； をさらに含む、請求の範囲第１項に記載の製造方法。
9. ９．複数の導体層のうちの１つの少なくとも１つの表面に隣接して保護材料層が 設けられる、請求の範囲第１〜８項のいずれか一項に記載の製造方法。
10. １０．前記保護材料が、前記保護材料に隣接した導体層の選択的エッチングが容 易に行えるよう選択される、請求の範囲第９項に記載の製造方法。
11. １１．前記導体が銅である、請求の範囲第９項に記載の製造方法。
12. １２．前記保護材料がチタンである、請求の範囲第１１項に記載の製造方法。
13. １３．前記保護材料がクロムである、請求の範囲第１１項に記載の製造方法。
14. １４．各導体層が、第１の保護材料の層と第２の保護材料の層との間にはさまれ る、請求の範囲第１１項に記載の製造方法。
15. １５．前記第１保護材料と前記第２保護材料が同じ材料である、請求の範囲第１ ４項に記載の製造方法。
16. １６．前記第１導体層が前記支持体上に設けられる前に、剥離材料の層が前記支 持体上に設けられる、請求の範囲第１項に記載の製造方法。
17. １７．複数の導体層のうちの１つに少なくとも１つのシグナルトレースをめっき する工程をさらに含む、請求の範囲第１項に記載の製造方法。
18. １８．複数の導体層のうちの１つをカソードとして使用して、前記シグナルトレ ースが電気的にめっきされる、請求の範囲第１７項に記載の製造方法。
19. １９．カソードとして使用される前記導体層が前記第１導体層である、請求の範 囲第１７項に記載の製造方法。
20. ２０．シグナルトレースが約５ミクロン×５ミクロンという小さな寸法を有して もよい、請求の範囲第１７〜１９項のいずれか一項に記載の製造方法。
21. ２１．長さと幅がわずか約１０ミクロン×１０ミクロンで高さが２０ミクロンで あるバイアスが形成される、請求の範囲第２０項に記載の製造方法。
22. ２２．前記バイアスの少なくともいくつかが、ある層から次の層へと垂直に積み 重ねられる、請求の範囲第２１項に記載の製造方法。
23. ２３．前記バイアスの少なくともいくつかがサーマルバイアスである、請求の範 囲第２２項に記載の製造方法。
24. ２４．長さと幅がわずか約１０ミクロン×１０ミクロンで高さが２０ミクロンで あるバイアスが形成される、請求の範囲第１項に記載の製造方法。