JPH0349320A - 周波数シンセサイザ - Google Patents
周波数シンセサイザInfo
- Publication number
- JPH0349320A JPH0349320A JP1185424A JP18542489A JPH0349320A JP H0349320 A JPH0349320 A JP H0349320A JP 1185424 A JP1185424 A JP 1185424A JP 18542489 A JP18542489 A JP 18542489A JP H0349320 A JPH0349320 A JP H0349320A
- Authority
- JP
- Japan
- Prior art keywords
- frequency
- output
- frequency divider
- oscillator
- voltage controlled
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000000203 mixture Substances 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は周波数シンセサイザに関し、特にディジタルフ
ェーズロックドループ、いわゆるディジタルＰＬＬを用
いた周波数シソセサイザに関する。
ェーズロックドループ、いわゆるディジタルＰＬＬを用
いた周波数シソセサイザに関する。
従来のこの種の周波数シンセサイザの一例の構成を第２
図に示す。
図に示す。
第２図の従来例において、基準周波数信号を発生する基
準発振器１の出力は固定分周器２に接続されている。こ
の固定分周器２の出力は位相比較器３の一方の入力端子
に接続されている。この位相比較器３の出力は低域フィ
ルタ４の入力に接続されている。この低域フィルタ４の
出力は電圧制御発振器５の制御入力端子に接続されてい
る。この電圧制御発振器５の出力は分岐されて可変分周
器６に接続されている。この可変分周器６の出力は位相
比較器３の他方の入力端子に接続されている。電圧制御
発振器５の出力は固定分周器７により分周され、低域フ
ィ、ルタ８により高調波を除去したのちにシンセサイザ
出力として出力端子２０から外部に与えられる。
準発振器１の出力は固定分周器２に接続されている。こ
の固定分周器２の出力は位相比較器３の一方の入力端子
に接続されている。この位相比較器３の出力は低域フィ
ルタ４の入力に接続されている。この低域フィルタ４の
出力は電圧制御発振器５の制御入力端子に接続されてい
る。この電圧制御発振器５の出力は分岐されて可変分周
器６に接続されている。この可変分周器６の出力は位相
比較器３の他方の入力端子に接続されている。電圧制御
発振器５の出力は固定分周器７により分周され、低域フ
ィ、ルタ８により高調波を除去したのちにシンセサイザ
出力として出力端子２０から外部に与えられる。
このような回路構成において、位相比較器３は、固定分
周器２からの入力信号の周波数および位相と可変分周器
６からの入力信号の周波数および位相とを比較し、その
誤差に比例した電圧を出力する。この誤差電圧は低域フ
ィルタ４を介して平均化された直流電圧となって電圧制
御発振器５の制御入力端子に帰還され、ＰＬＬが形成さ
れて位相同期状態となる。位相同期状態においては、可
変分周器６の分周数をＮ ｖ ｓ固定分周器２から位相
比較器３への入力周波数ｆ２、固定分周器７の分周数を
Ｎ、１いシンセサイザ出力の周波数をｆ、□とすると、 ｆ。
周器２からの入力信号の周波数および位相と可変分周器
６からの入力信号の周波数および位相とを比較し、その
誤差に比例した電圧を出力する。この誤差電圧は低域フ
ィルタ４を介して平均化された直流電圧となって電圧制
御発振器５の制御入力端子に帰還され、ＰＬＬが形成さ
れて位相同期状態となる。位相同期状態においては、可
変分周器６の分周数をＮ ｖ ｓ固定分周器２から位相
比較器３への入力周波数ｆ２、固定分周器７の分周数を
Ｎ、１いシンセサイザ出力の周波数をｆ、□とすると、 ｆ。
となり、基準周波数ｆ、のＮ、１１分の１のチャンネル
間隔（チャンネルスペーシング）がとれる。
間隔（チャンネルスペーシング）がとれる。
上述した従来の周波数シンセサイザにおいては、所望の
チャンネル間隔なｆｓＰとすると、基準周波数ｆ、は ｆ’ｔ ＝Ｎ ＠ Ｉｔ ｔ・ｆｌｌＦ
・・・・・・（２）となる。基準周波数ｆ、が低
い場合には、位相比較器３からもれた周波数ｆ、の成分
（リファレンス・リーク）による不要波変調を抑圧する
目的でループ内に設けられた低域フィルタ４のカットオ
フを低くしなければならず、その結果としてループ応答
速度が低下する。したがって、ループ応答速度を速くす
るには、Ｎ０１．をできるだけ大きくすればよい。とこ
ろが、従来の周波数シンセサイザにおいては、電圧制御
発振器５の出力周波数をｆｖｃ。とすると１ 、’、 ｆ ｖｃｏ＝ ｆ 、、−・Ｎ、、ｔ−−（３
）となり、（３）式より、ｆｏ。、がある程度高い周波
数である時にＮ、１．をあまり大きくすると電圧制御発
振器５の出力周波数ｆｖｃ。が非常に高（なってしまい
、回路の実現が困難となる。したがって、従来の周波数
シンセサイザにおいては、その出力周波数がある程度高
い場合には電圧制御発振器の実現性を考えるとＮ ａ
ｗ ｔをあまり大きくできず、そのため、ループ応答速
度を飛躍的に速くすることができないという欠点がある
。
チャンネル間隔なｆｓＰとすると、基準周波数ｆ、は ｆ’ｔ ＝Ｎ ＠ Ｉｔ ｔ・ｆｌｌＦ
・・・・・・（２）となる。基準周波数ｆ、が低
い場合には、位相比較器３からもれた周波数ｆ、の成分
（リファレンス・リーク）による不要波変調を抑圧する
目的でループ内に設けられた低域フィルタ４のカットオ
フを低くしなければならず、その結果としてループ応答
速度が低下する。したがって、ループ応答速度を速くす
るには、Ｎ０１．をできるだけ大きくすればよい。とこ
ろが、従来の周波数シンセサイザにおいては、電圧制御
発振器５の出力周波数をｆｖｃ。とすると１ 、’、 ｆ ｖｃｏ＝ ｆ 、、−・Ｎ、、ｔ−−（３
）となり、（３）式より、ｆｏ。、がある程度高い周波
数である時にＮ、１．をあまり大きくすると電圧制御発
振器５の出力周波数ｆｖｃ。が非常に高（なってしまい
、回路の実現が困難となる。したがって、従来の周波数
シンセサイザにおいては、その出力周波数がある程度高
い場合には電圧制御発振器の実現性を考えるとＮ ａ
ｗ ｔをあまり大きくできず、そのため、ループ応答速
度を飛躍的に速くすることができないという欠点がある
。
本発明の周波数シンセサイザは、基準発振器と、この基
準発振器の出力を入力する第１の固定分周器と、電圧制
御発振器と、この電圧制御発振器の出力をそれぞｈ入力
する第２の固定分周器及び可変分周器と、この可変分周
器の出力及び前記第１の固定分周器の出力を入力する位
相比較器と、この位相比較器の出力を入力し前記電圧制
御発振器の制御電圧を出力する低域フィルタとを備える
位相同期方式の周波数シンセサイザにおいて、ローカル
周波数信号を発生する発振器と、この発振器の出力及び
前記第２の固定分周器の出力を入力する混合器と、この
混合器の出力を入・′力する帯域フィルタとを含んでい
る。
準発振器の出力を入力する第１の固定分周器と、電圧制
御発振器と、この電圧制御発振器の出力をそれぞｈ入力
する第２の固定分周器及び可変分周器と、この可変分周
器の出力及び前記第１の固定分周器の出力を入力する位
相比較器と、この位相比較器の出力を入力し前記電圧制
御発振器の制御電圧を出力する低域フィルタとを備える
位相同期方式の周波数シンセサイザにおいて、ローカル
周波数信号を発生する発振器と、この発振器の出力及び
前記第２の固定分周器の出力を入力する混合器と、この
混合器の出力を入・′力する帯域フィルタとを含んでい
る。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例のブロック図である。
基準発振器１の出力周波数は、固定分周器２により基準
周波数ｆ、に分局され、位相比較器３に入力される。一
方、電圧制御発振器５の出力周波数ｆｖｃ。は分岐され
、一方は可変分周器６に帰還され、他方は固定分周器７
により分周され低域フィルタ８を介して混合器９に入力
される。混合器９により発振器１０の出力周波数とミッ
クスアップされた信号は帯域フィルタ１１を介してシン
セサイザ出力として出力端子２０より外部に与えられる
。
周波数ｆ、に分局され、位相比較器３に入力される。一
方、電圧制御発振器５の出力周波数ｆｖｃ。は分岐され
、一方は可変分周器６に帰還され、他方は固定分周器７
により分周され低域フィルタ８を介して混合器９に入力
される。混合器９により発振器１０の出力周波数とミッ
クスアップされた信号は帯域フィルタ１１を介してシン
セサイザ出力として出力端子２０より外部に与えられる
。
可変分周器６０分周数をＮＹ、固定分周器７の分周数を
Ｎ６１１＊ｙ発振器１０の出力周波数をｆ、。
Ｎ６１１＊ｙ発振器１０の出力周波数をｆ、。
とすると、位相同期状態においては次式が成り立つ。
八Ｖ
また、（４）式より
ｆｖｃｏ＝ （ｆｅａｔ−ｆＬｏ） Ｎｏ１ｌｔ
・−・−（ｎとなる。
・−・−（ｎとなる。
このように、シンセサイザ出力の周波数ｆ。、。
の周波数が基準周波数となる。さらに（７）式より、ｆ
。、とｆＬｏの差が小さければ、分周数Ｎ、１、が大き
くともｆ ｖｏｏが非常に高い周波数となることはない
。
。、とｆＬｏの差が小さければ、分周数Ｎ、１、が大き
くともｆ ｖｏｏが非常に高い周波数となることはない
。
つぎに、第１図に示す実施例の数値例を示す。
シンセサイザ出力の周波数ｆ、□を９ＯＭＨｚ±５ｋＨ
ｚ、チャンネル間隔を５０Ｈｚとする。ここで、発振器
１０の発生するローカル周波数ｆＬ。
ｚ、チャンネル間隔を５０Ｈｚとする。ここで、発振器
１０の発生するローカル周波数ｆＬ。
を８９ＭＨｚとし、固定分周器７０分周数Ｎ、、。
を１０００とした場合に、（７）式より電圧制御発振器
の出力周波数ｆｖｃ。はＩＧＨｚ±５ＭＨｚとなり、ま
た、（５）式より基準周波数ｆ、は５０ｋＨｚとなる。
の出力周波数ｆｖｃ。はＩＧＨｚ±５ＭＨｚとなり、ま
た、（５）式より基準周波数ｆ、は５０ｋＨｚとなる。
以上説明したように本発明は、第２の固定分周器により
分周された電圧制御発振器の出力を混合器によりミック
スアップして周波数シソセサイザの出力信号を得ること
により、チャネル間隔が小さい場合においても周波数の
切替えを非常に短時間でできる効果がある。
分周された電圧制御発振器の出力を混合器によりミック
スアップして周波数シソセサイザの出力信号を得ること
により、チャネル間隔が小さい場合においても周波数の
切替えを非常に短時間でできる効果がある。
第１図は本発明の一実施例のブロック図、第２図は従来
の周波数シンセサイザの一例のブロック図である。 ■・・・・・・基準発振器、２，７・・・・・・固定分
周器、３・・・・・・位相比較器、４，８・・・・・・
低域フィルタ、５・・・・・・電圧制御発振器、６・・
・・・・可変分周器、９・・・・・・混合器、１０・・
・・・・発振器、１１・旧・・帯域フィルタ。
の周波数シンセサイザの一例のブロック図である。 ■・・・・・・基準発振器、２，７・・・・・・固定分
周器、３・・・・・・位相比較器、４，８・・・・・・
低域フィルタ、５・・・・・・電圧制御発振器、６・・
・・・・可変分周器、９・・・・・・混合器、１０・・
・・・・発振器、１１・旧・・帯域フィルタ。
Claims (1)
- 基準発振器と、この基準発振器の出力を入力する第１の
固定分周器と、電圧制御発振器と、この電圧制御発振器
の出力をそれぞれ入力する第２の固定分周器及び可変分
周器と、この可変分周器の出力及び前記第１の固定分周
器の出力を入力する位相比較器と、この位相比較器の出
力を入力し前記電圧制御発振器の制御電圧を出力する低
域フィルタとを備える位相同期方式の周波数シンセサイ
ザにおいて、ローカル周波数信号を発生する発振器と、
この発振器の出力及び前記第２の固定分周器の出力を入
力する混合器と、この混合器の出力を入力する帯域フィ
ルタとを含むことを特徴とする周波数シンセサイザ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1185424A JPH0349320A (ja) | 1989-07-17 | 1989-07-17 | 周波数シンセサイザ |
| EP19900113550 EP0409127A3 (en) | 1989-07-17 | 1990-07-16 | Phase-locked loop type frequency synthesizer having improved loop response |
| CA 2021233 CA2021233A1 (en) | 1989-07-17 | 1990-07-16 | Phase-locked loop type frequency synthesizer having improved loop response |
| AU59124/90A AU5912490A (en) | 1989-07-17 | 1990-07-17 | Phase-locked loop type frequency synthesizer having improved loop response |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1185424A JPH0349320A (ja) | 1989-07-17 | 1989-07-17 | 周波数シンセサイザ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0349320A true JPH0349320A (ja) | 1991-03-04 |
Family
ID=16170549
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1185424A Pending JPH0349320A (ja) | 1989-07-17 | 1989-07-17 | 周波数シンセサイザ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0349320A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08184792A (ja) * | 1995-01-05 | 1996-07-16 | Nec Corp | 高速周波数変調信号源および高速可変光波長フィルタ |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59114927A (ja) * | 1982-12-21 | 1984-07-03 | Sony Corp | 可変周波数発振回路 |
-
1989
- 1989-07-17 JP JP1185424A patent/JPH0349320A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59114927A (ja) * | 1982-12-21 | 1984-07-03 | Sony Corp | 可変周波数発振回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08184792A (ja) * | 1995-01-05 | 1996-07-16 | Nec Corp | 高速周波数変調信号源および高速可変光波長フィルタ |
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