JPH0347733B2 - - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、超高速・大電力動作が行え、しか
も高能率、かつ直流遮断にも適用できる半導体装
置を再現性よく得ることが可能な半導体装置の製
造方法に関するものである。

〔従来の技術〕

サイリスタやトランジスタ等の従来の半導体装
置は、制御電極であるベース中を主電流が通るた
め、ベースの不純物密度を高くすることができ
ず、ベース横方向抵抗が大きくなり、ベース抵抗
Ｒとその静電容量Ｃから決まるＲ・Ｃ時定数が大
きくなるので、使用可能の周波数上限が制限され
る。すなわち、従来のサイリスタでは、素子が阻
止状態から導通状態に移行する際（以下、この状
態をターン・オンと称す。）には、ベースが有す
るＲ・Ｃ時定数の大きさのため、オン状態領域の
拡がりを速やかに制御できなかつた。また、導通
状態から阻止状態に移行する際（以下、この状態
をターン・オフと称す。）には、オン状態で接合
内に注入されている非常に多くの多数キヤリア、
小数キヤリアが拡散によつて移行し、電極に吸収
され消滅するので、ターン・オフ時間を短くでき
ずにいた。

また、トランジスタにおいても、ベースの横方
向抵抗が大きいため、ベース端子から離れた遠い
領域にはベース電圧の影響が強くおよばず使用周
波数が制限されていた。

〔発明が解決しようとする課題〕

すなわち、従来の半導体装置は、超高速・大電
力動作ができず、高速動作において能率が悪くご
く低周波数でしか動作しないという問題点があつ
た。

これに対し、サイリスタにおいては、ベース横
方向抵抗を実質的に減少すべく、ベース領域の陰
極と接合側に接してベース領域と同導電型の高不
純物密度領域を設け、それに多数の小穴をあけて
ベース領域がつらぬいて陰極領域に接している構
造（特公昭44−30535号公報）とか、ベース領域
の両側の接合から離れたベース領域中に同様に多
数の小穴をあけたベース領域と同導電型の高不純
物密度層を形成した構造（特開昭49−77585号公
報）が提案されているが、前者はこの高不純物密
度領域が、比較的密度の高い陰極側の層に接合し
ているため、空乏層ののびが少なく、分布容量が
大きく、スイツチング時間が長くなるという欠点
があつた。また、後者では高不純物密度領域がベ
ースの中程にあるため、前記の欠点の他に製造工
程数が多くなるという欠点があつた。

また、トランジスタにおいては、ベース領域の
両側の接合から離れたベース領域中にベース領域
と同導電型の高不純物密度領域を埋め込んだ構造
（特開昭50−26480号公報、特開昭52−5273号公
報）やベース−コレクタ接合を中心としてベース
領域とコレクタ領域にベース領域と同一導電型の
高不純物密度領域を埋め込んだ構造（特開昭52−
22885号公報）が提案されているが、前者はこの
高不純物密度領域による空乏層ののびが少なくス
イツチング時間が長くなるのと製造工程数が多く
なる欠点を有し、また、後者では、ベース−コレ
クタ接合の分布容量が大きくなるためにスイツチ
ング時間が長くなり、また、ベース−コレクタ間
耐圧が減少し、取り扱い電力が減少するといつた
欠点を有している。

この発明は、上記従来の欠点を除去するために
なされたものであり、その目的は超高速・大電力
動作が行え、しかも高能率、かつ直流遮断にも適
用できる半導体装置を再現性よく得ることが可能
な半導体装置の製造方法を提供することにある。

〔課題を解決するための手段〕

この発明に係る半導体装置の製造方法は、コレ
クタとなる第１導電型の低不純物密度半導体の基
板の上にベースとなる第２導電型の第１の高不純
物密度領域をビーム状に選択的に形成する工程
と、前記第１の高不純物密度領域を選択的に設け
た面の全面上にベースとなる第２導電型で低不純
物密度の成長層を形成する工程と、前記成長層上
にエミツタとなる第１導電型の半導体層を形成す
る工程と、前記第１導電型の半導体層最外側の表
面より前記第１の高不純物密度領域までを、最外
側の第１の高不純物密度領域のみが露出するよう
に階段状に除去する工程と、露出された前記第１
の高不純物密度領域上から再度第２導電型の不純
物を導入する工程と、前記基板の下面に第１導電
型の第２の高不純物密度領域を形成する工程と、
前記第２の高不純物密度領域、前記半導体層、前
記露出された第１の高不純物密度領域上にそれぞ
れ電極を形成する工程とを備えてなるものであ
る。

〔作用〕

この発明においては、コレクタとなる第１導電
型の低不純物密度半導体の基板の上にビーム状に
選択的に形成された、ベースとなる第２導電型の
第１の高不純物密度領域が第２導電型で低不純物
密度の成長層で埋め込まれた後、この成長層上に
エミツタとなる第１導電型の半導体層が形成さ
れ、次いで、この半導体層の最外側の表面より第
１の高不純物密度領域までが、最外側の第１の高
不純物密度領域のみが露出するように階段状に除
去される。そして、この露出された第１の高不純
物密度領域上から再度第２導電型の不純物が導入
され、基板の下面に第１導電型の第２の高不純物
密度領域が形成された後、第２の高不純物密度領
域、半導体層、露出された第１の高不純物密度領
域上にコレクタ、エミツタ、ベース電極がそれぞ
れ形成される。

〔実施例〕

第１図ａ〜ｈはこの発明の半導体装置の製造方
法の一実施例の工程を示す断面図である。

１はエミツタとなる第１導電型の半導体層とし
てのn⁺層、２はベースとなる第２導電型で低不
純物密度の成長層としてのｐ層、３はコレクタと
なる第１導電型の低不純物密度半導体の基板とし
てのシリコンn^-型基板、４は第１導電型の第２
の高不純物密度領域としてのn⁺層、５はベース
となる第２導電型の第１の高不純物密度領域とし
てのp⁺領域、６は再度の不純物の導入により形
成されたp⁺層、７は電極となる金属である。

次に、その製造工程について説明する。

まず、比抵抗1kΩ−cm程度のシリコンn^-型基板
３を100μｍ程度にエツチングした後（第１図
ａ）、一方の面に歪補正したp⁺領域５（不純物密
度１×10²¹cm^-3程度）を1050℃で2μｍエピアキシ
ヤル成長する（第１図ｂ）。

次に、p⁺領域５を幅5μｍ、間隔15μｍのビーム
状に残して不要の部分を2.5μｍエツチングする
（第１図ｃ）。

次いで、ビーム状にp⁺領域５の残つた表面全
面に、シリコンn^-型基板３とp⁺領域５およびｐ
層２との間のpn接合が同一平面上になるように、
ｐ層２（１×10¹⁶cm^-3程度）を1050℃で5μｍエピ
タキシヤル成長し（第１図ｄ）、さらにその上に
歪補正したn⁺層１（１×10²¹cm^-3）を1μｍエピタ
キシヤル成長する（第１図ｅ）。

次に、いずれか一方の面から、一部を階段状に
エツチングして最外側のビーム状のp⁺領域５の
一部を露出させ（第１図ｆ）、シリコンn^-型基板
３の裏面を10μｍエツチングした後、不純物密度
の低下を補うために酸化膜をマスクとして、この
露出されたp⁺領域５に1000℃で10分選択拡散し、
湿酸素中で20分熱処理することにより歪補正した
P⁺層６（１×10²¹cm^-3）を形成する。

そして、さらにシリコンn^-型基板２の裏面に
歪補正したn⁺層４を1000℃で全面拡散して形成
し（第１図ｇ）、最後に、各電極端子として金属
７をつければトランジスタが完成する（第１図
ｈ）。

ここで、コレクタ耐圧を増すためには、シリコ
ンn^-型基板３は、例えば300〜500μｍとしたほう
が望ましい。またビーム状p⁺領域５の形成には、
エピタキシヤル成長ではなく、1100℃で10分不純
物を体積した後、1200℃で５分酸素中で熱処理す
る選択拡散法、イオン打込量１×10¹⁵cm^-2、加速
電圧30keVで選択的にイオン打込み後、1100℃で
30分熱処理する方法等種々使用できるし、また、
他の領域の形成についても同様である。ベース端
子の取出しは表面からベース領域と同導電型の高
不純物密度領域を深い拡散によつて形成してもよ
い。また、各領域の形成順序もこの例と異なつて
いてもよい。

すなわち、このように低不純物密度の基板に高
不純物密度の主電流制御領域を先に選択的に形成
してから、この主電流制御領域を埋め込む成長を
行つているので、比較的技術的に困難な低不純物
密度の領域の成長の回数を減らすことができ、製
造が容易になる。

このようにして得られたトランジスタは、ベー
スであるｐ層２中の少なくとも一方の接合の近く
にほぼ互いに接続された高不純物密度のp⁺領域
５が選択的に形成されているため、分布要領およ
びベースの横方向の抵抗値が減少しており、ベー
スに加えた電圧の効果がすばやく及ぶ。また、シ
リコンn^-型基板３内に空乏層が拡がるため、キ
ヤリアの流量の制御を容易に行うことができる。

なお、上記実施例で述べた不純物密度、厚さ、
温度、時間等すべての数値はここにあげた例に限
ることなく、設計条件によつて、いろいろ変えて
実現するものであり、歪補正も場合によつては必
要でない。高不純物密度領域の不純物密度は、例
えば10¹⁷cm^-3乃至10²¹cm^-3、また、低不純物密度
領域の不純物密度は、例えば10¹¹cm^-3乃至10¹⁶cm
^-3のように変え得る。ただし、キヤリアを供給す
る領域となる陰極領域の不純物密度は高い程望ま
しい。

また、材料はシリコンに限らず、ゲルマニウム
でもよいし、化合物半導体であるガリウム砒素、
ガリウム・アルミニウム・砒素、インジウム・砒
素・燐などでもよく、また、ヘテロ接合を形成し
てもよい。

さらに、上記実施例では、npnトランジスタの
製造方法について説明したが、これ以外の半導体
装置にも応用できることはいうまでもない。

〔発明の効果〕

この発明は以上説明したとおり、コレクタとな
る第１導電型の低不純物密度半導体の基板の上に
ベースとなる第２導電型の第１の高不純物密度領
域をビーム状に選択的に形成する工程と、前記第
１の高不純物密度領域を選択的に設けた面の全面
上にベースとなる第２導電型で低不純物密度の成
長層を形成する工程と、前記成長層上にエミツタ
となる第１導電型の半導体を形成する工程と、前
記第１導電型の半導体層の最外側の表面より前記
第１の高不純物密度領域までを、最外側の第１の
高不純物密度領域のみが露出するように階段状に
除去する工程と、露出された前記第１の高不純物
密度領域上から再度第２導電型の不純物を導入す
る工程と、前記基板の下面に第１導電型の第２の
高不純物密度領域を形成する工程と、前記第２の
高不純物密度領域、前記半導体層、前記露出され
た第１の高不純物密度領域上にそれぞれ電極を形
成する工程とを備えてなるので、任意に成長層を
除去して高不純物密度領域を露出させるのとは異
なり、制御電極を最外側の高不純物密度領域の表
面上のみに形成することが容易に可能であり、し
かも、ベース抵抗を減少できるので、高効率、か
つ直流遮断にも適用できる半導体装置を再現性よ
く得ることができるという効果がある。

【図面の簡単な説明】

第１図ａ〜ｈはこの発明の一実施例の工程を示
す断面図である。 図において、１はn⁺層、２はｐ層、３はシリ
コンn^-型基板、４はn⁺層、５はp⁺領域、６はp⁺
層、７は金属である。なお、各図中の同一符号は
同一または相当部分を示す。

Claims (1)

【特許請求の範囲】
1. １ コレクタとなる第１導電型の低不純物密度半
   導体の基板の上にベースとなる第２導電型の第１
   の高不純物密度領域をビーム状に選択的に形成す
   る工程と、前記第１の高不純物密度領域を選択的
   に設けた面の全面上にベースとなる第２導電型で
   低不純物密度の成長層を形成する工程と、前記成
   長層上にエミツタとなる第１導電型の半導体層を
   形成する工程と、前記第１導電型の半導体層の最
   外側の表面より前記第１の高不純物密度領域まで
   を、最外側の第１の高不純物密度領域のみが露出
   するように階段状に除去する工程と、露出された
   前記第１の高不純物密度領域上から再度第２導電
   型の不純物を導入する工程と、前記基板の下面に
   第１導電型の第２の高不純物密度領域を形成する
   工程と、前記第２の高不純物密度領域、前記半導
   体層、前記露出された第１の高不純物密度領域上
   にそれぞれ電極を形成する工程とを備えてなるこ
   とを特徴とする半導体装置の製造方法。