JPH0347633B2 - - Google Patents
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- JPH0347633B2 JPH0347633B2 JP56111284A JP11128481A JPH0347633B2 JP H0347633 B2 JPH0347633 B2 JP H0347633B2 JP 56111284 A JP56111284 A JP 56111284A JP 11128481 A JP11128481 A JP 11128481A JP H0347633 B2 JPH0347633 B2 JP H0347633B2
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- JP
- Japan
- Prior art keywords
- signal
- output
- adder
- delay
- circuit
- Prior art date
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- Expired - Lifetime
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N9/00—Details of colour television systems
- H04N9/77—Circuits for processing the brightness signal and the chrominance signal relative to each other, e.g. adjusting the phase of the brightness signal relative to the colour signal, correcting differential gain or differential phase
- H04N9/78—Circuits for processing the brightness signal and the chrominance signal relative to each other, e.g. adjusting the phase of the brightness signal relative to the colour signal, correcting differential gain or differential phase for separating the brightness signal or the chrominance signal from the colour television signal, e.g. using comb filter
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- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Filters That Use Time-Delay Elements (AREA)
- Processing Of Color Television Signals (AREA)
Description
【発明の詳細な説明】
本発明は映像信号の処理装置に用いられる帰還
形くし形フイルタに関するものである。
形くし形フイルタに関するものである。
従来より、映像信号から輝度信号と搬送色信号
とを分離し、Ｙ信号（輝度信号）をFM変調する
と共に、クロマ信号（搬送色信号、以下Ｃ信号と
云う）を隣接するトラツク間で互いに周波数イン
ターリーブ関係となるように周波数変換して記録
し、再生時にＹ信号を復調すると共に、Ｃ信号を
周波数逆変換し、これらのＹ及びＣ信号を加え合
わせることによつて、元の映像信号を得るように
したヘリカルスキヤン型VTRが用いられている。
このようなVTRにおいては、再生時にＣ信号の
クロストークを除去するために第１図に示すよう
な帰還形くし形フイルタが用いられている。第１
図の回路では、入力クロマ信号Cinを加算器１に
通じて得られる信号C1とこの信号C1を1H遅延回
路４（Ｈ：水平走査期間）に通じて得られる信号
C2とを加算器２で加算した信号を加算器１に加
えると共に、加算器３において信号C1から信号
C2を減算することにより、クロストークの除去
された出力クロマ信号Coutを得るようにしてい
る。
とを分離し、Ｙ信号（輝度信号）をFM変調する
と共に、クロマ信号（搬送色信号、以下Ｃ信号と
云う）を隣接するトラツク間で互いに周波数イン
ターリーブ関係となるように周波数変換して記録
し、再生時にＹ信号を復調すると共に、Ｃ信号を
周波数逆変換し、これらのＹ及びＣ信号を加え合
わせることによつて、元の映像信号を得るように
したヘリカルスキヤン型VTRが用いられている。
このようなVTRにおいては、再生時にＣ信号の
クロストークを除去するために第１図に示すよう
な帰還形くし形フイルタが用いられている。第１
図の回路では、入力クロマ信号Cinを加算器１に
通じて得られる信号C1とこの信号C1を1H遅延回
路４（Ｈ：水平走査期間）に通じて得られる信号
C2とを加算器２で加算した信号を加算器１に加
えると共に、加算器３において信号C1から信号
C2を減算することにより、クロストークの除去
された出力クロマ信号Coutを得るようにしてい
る。
このような帰還形くし形フイルタに用いられる
1H遅延回路４としてガラス遅延線が多く用いら
れている。しかしながらガラス遅延線は高価で大
型であり、性能の点でもスプリアスが多い等の問
題がある。また高域でのみ使用可能であるために
Ｙ信号とＣ信号とで別々の伝送路を設ける必要が
ある。そこでCCD（電荷転送装置）等のような帯
域巾の広い半導体遅延装置を用いることが提案さ
れ、一部で実現されている。第１図の1H遅延回
路４にCCDを用いた場合は入力信号としてＹ＋
Ｃの合成信号を加えることができるので、Ｙ、Ｃ
の伝送路を共用できて都合が良い。しかしながら
この場合、加算器２の出力にはＣ信号のクロスト
ークと共に、Ｙ信号のクロストーク及びCCDの
クロツク成分が現われる。従つて、上記出力のク
ロマ成分のみを加算器１に帰還させるために帰還
ループに帯域フイルタを挿入する必要がある。こ
のため帯域フイルタによる時間遅れが生じ、この
遅れがくし形フイルタの正常な特性に影響を及ぼ
す。
1H遅延回路４としてガラス遅延線が多く用いら
れている。しかしながらガラス遅延線は高価で大
型であり、性能の点でもスプリアスが多い等の問
題がある。また高域でのみ使用可能であるために
Ｙ信号とＣ信号とで別々の伝送路を設ける必要が
ある。そこでCCD（電荷転送装置）等のような帯
域巾の広い半導体遅延装置を用いることが提案さ
れ、一部で実現されている。第１図の1H遅延回
路４にCCDを用いた場合は入力信号としてＹ＋
Ｃの合成信号を加えることができるので、Ｙ、Ｃ
の伝送路を共用できて都合が良い。しかしながら
この場合、加算器２の出力にはＣ信号のクロスト
ークと共に、Ｙ信号のクロストーク及びCCDの
クロツク成分が現われる。従つて、上記出力のク
ロマ成分のみを加算器１に帰還させるために帰還
ループに帯域フイルタを挿入する必要がある。こ
のため帯域フイルタによる時間遅れが生じ、この
遅れがくし形フイルタの正常な特性に影響を及ぼ
す。
本発明は上記の問題を解決するためのもので以
下本発明の実施例を第２図と共に説明する。
下本発明の実施例を第２図と共に説明する。
第２図はVTRの記録回路と再生回路とを含む
もので、点線で囲まれる部分はICの同一チツプ
上に形成される。また1H遅延回路５にはCCDが
用いられている。この遅延回路５は、記録時にお
けるYC分離用のくし形フイルタと再生時におけ
るＣ信号のクロストーク除去用のくし形フイルタ
と再生時におけるドロツプアウト補償回路とに兼
用される。記録時にはスイツチS1，S2，S3が
REC接点に閉ざされて記録回路が形成され、再
生時にはスイツチS1，S2，S3がPB接点に閉ざさ
れて再生回路が形成される。再生時にノーマル再
生を行う場合はスイツチS4がオン、スイツチS5が
オフ、スイツチS6がａ接点に閉ざされる。またノ
ーマル再生と異なるテープスピードによる変速再
生を行う場合は、スイツチS4がオフ、スイツチS5
がオン、スイツチS6がｂ接点に閉ざされる。スイ
ツチS6は端子１１に加えられる変速モード信号
JOGにより切換えられる。スイツチS7は再生時
にドロツプアウトが検出されないとき及び記録時
にａ接点に閉ざされ、再生時にドロツプアウトが
検出されたときｂ接点に切換えられる。このスイ
ツチS7は端子１２に加えられるドロツプアウト検
出信号DOにより切換えられる。スイツチS8は、
記録及び再生時に入力Ｙ信号の垂直相関の有無を
検出する検波回路１３の検波出力で切換えられ
る。上記検波出力はまた再生時に伝達制御回路１
４の伝達関数ｋを略０又は略１に制御する。再生
時には遅延回路５の遅延出力から帯域フイルタ１
５によりＣ信号を抜き出して上記伝達制御回路１
４を介して帰還させる。本発明ではこの帯域フイ
ルタ１５によるＣ信号の遅れを、遅延回路５の中
間タツプ５ａから遅延出力を取り出すことで補償
するようにしている。この中間タツプは遅延回路
５を構成するCCDの最終段出力、即ち1H遅延出
力より例えばτ＝300〜400nsec前の出力が得られ
る地点に設けられる。
もので、点線で囲まれる部分はICの同一チツプ
上に形成される。また1H遅延回路５にはCCDが
用いられている。この遅延回路５は、記録時にお
けるYC分離用のくし形フイルタと再生時におけ
るＣ信号のクロストーク除去用のくし形フイルタ
と再生時におけるドロツプアウト補償回路とに兼
用される。記録時にはスイツチS1，S2，S3が
REC接点に閉ざされて記録回路が形成され、再
生時にはスイツチS1，S2，S3がPB接点に閉ざさ
れて再生回路が形成される。再生時にノーマル再
生を行う場合はスイツチS4がオン、スイツチS5が
オフ、スイツチS6がａ接点に閉ざされる。またノ
ーマル再生と異なるテープスピードによる変速再
生を行う場合は、スイツチS4がオフ、スイツチS5
がオン、スイツチS6がｂ接点に閉ざされる。スイ
ツチS6は端子１１に加えられる変速モード信号
JOGにより切換えられる。スイツチS7は再生時
にドロツプアウトが検出されないとき及び記録時
にａ接点に閉ざされ、再生時にドロツプアウトが
検出されたときｂ接点に切換えられる。このスイ
ツチS7は端子１２に加えられるドロツプアウト検
出信号DOにより切換えられる。スイツチS8は、
記録及び再生時に入力Ｙ信号の垂直相関の有無を
検出する検波回路１３の検波出力で切換えられ
る。上記検波出力はまた再生時に伝達制御回路１
４の伝達関数ｋを略０又は略１に制御する。再生
時には遅延回路５の遅延出力から帯域フイルタ１
５によりＣ信号を抜き出して上記伝達制御回路１
４を介して帰還させる。本発明ではこの帯域フイ
ルタ１５によるＣ信号の遅れを、遅延回路５の中
間タツプ５ａから遅延出力を取り出すことで補償
するようにしている。この中間タツプは遅延回路
５を構成するCCDの最終段出力、即ち1H遅延出
力より例えばτ＝300〜400nsec前の出力が得られ
る地点に設けられる。
記録時には入力端子６に（Ｙ＋Ｃ）の記録信号
が加えられると共に、出力端子８にREC−Ｃ信
号が出力され、出力端子９にREC−Ｙ信号が出
力される。再生時には入力端子７にPB−Ｙ信号
が加えられると共に入力端子１０にPB−Ｃ信号
が加えられ、出力端子９にPB−（Ｙ＋Ｃ）信号が
得られる。
が加えられると共に、出力端子８にREC−Ｃ信
号が出力され、出力端子９にREC−Ｙ信号が出
力される。再生時には入力端子７にPB−Ｙ信号
が加えられると共に入力端子１０にPB−Ｃ信号
が加えられ、出力端子９にPB−（Ｙ＋Ｃ）信号が
得られる。
次に上記構成による動作を説明する。
記録時においては、スイツチS1〜S3はRECに
閉ざされ、スイツチS7，S6はａ側に閉ざされ、ス
イツチS4が閉ざされる。また入力端子６には複合
映像信号（Ｙ＋Ｃ）が供給される。このとき遅延
回路５と加算器１６とによりＹ信号分離用くし形
フイルタが構成され、遅延回路５と加算器１７と
によりＣ信号分離用くし形フイルタが構成され
る。入力映像信号（Ｙ＋Ｃ）のＣ信号は周波数イ
ンターリーブの関係でサブキヤリアが1H毎に位
相反転されているので、加算器１６において、信
号（Ｙ＋Ｃ）と1H前の信号（Ｙ＋Ｃ）Dとが加算
されることによつて、Ｃ信号が打消される。この
結果、この加算器１６より、Ｙ信号とその1H前
のYD信号とが加算された（Ｙ＋YD）信号が得ら
れる。この（Ｙ＋YD）信号はスイツチS6から遅
延回路２４で所定時間遅延され、低域フイルタ２
５を通じて加算器２３に加えられる。また加算器
１７においては、Ｙ信号が打消される結果、Ｃ信
号とその1H前のCDとが減算された（CD−Ｃ）信
号が取り出される。この（CD−Ｃ）信号は低域
フイルタ２６に加えられると共に、スイツチS8、
帯域フイルタ２７を介して出力端子８にREC−
Ｃ信号として加えられる。信号（Ｙ＋Ｃ）と1H
前の信号（Ｙ＋Ｃ）Dの間に垂直相関が無い場合
は、加算器１７においてはＹ信号が完全に打消さ
れず、その出力（CD−Ｃ）に（YD−Ｙ）成分が
残留する。この（YD−Ｙ）成分が低域フイルタ
２６を通過したとき、そのレベルが所定レベル以
上であれば、上記（YD−Ｙ）成分はリミツタ回
路２８を通過しインバータ２９で反転されて加算
器２３に加えられる。また（YD−Ｙ）成分が所
定レベルより小さい場合、あるいは垂直相関があ
る場合はリミツタ回路２８を通過しない。加算器
２３では、低域フイルタ２５の出力（Ｙ＋YD）
とリミツタ回路２８の出力とが加算される。この
結果、加算器２３は2Y又は2YD又はＹ＋YDの出
力REC−Ｙを出力端子９に加える。尚、遅延回
路２４は、（YD−Ｙ）成分が低域フイルタ２６を
通過する際の遅れを補償するためのものである。
また垂直相関が無いときはスイツチS8がｂ側に切
換えられて加算器２２の出力が取り出される。出
力端子９に得られるREC−Ｙ信号は、この後プ
リエンフアシス回路を経て、FM変調される。ま
た出力端子８に得られるREC−Ｃ信号は、例え
ば3.58MHzから輝度信号の下側帯域の688KHzに
周波数変換された後、上記FM変調された輝度信
号と加え合わされて、磁気ヘツドに供給されテー
プに記録される。
閉ざされ、スイツチS7，S6はａ側に閉ざされ、ス
イツチS4が閉ざされる。また入力端子６には複合
映像信号（Ｙ＋Ｃ）が供給される。このとき遅延
回路５と加算器１６とによりＹ信号分離用くし形
フイルタが構成され、遅延回路５と加算器１７と
によりＣ信号分離用くし形フイルタが構成され
る。入力映像信号（Ｙ＋Ｃ）のＣ信号は周波数イ
ンターリーブの関係でサブキヤリアが1H毎に位
相反転されているので、加算器１６において、信
号（Ｙ＋Ｃ）と1H前の信号（Ｙ＋Ｃ）Dとが加算
されることによつて、Ｃ信号が打消される。この
結果、この加算器１６より、Ｙ信号とその1H前
のYD信号とが加算された（Ｙ＋YD）信号が得ら
れる。この（Ｙ＋YD）信号はスイツチS6から遅
延回路２４で所定時間遅延され、低域フイルタ２
５を通じて加算器２３に加えられる。また加算器
１７においては、Ｙ信号が打消される結果、Ｃ信
号とその1H前のCDとが減算された（CD−Ｃ）信
号が取り出される。この（CD−Ｃ）信号は低域
フイルタ２６に加えられると共に、スイツチS8、
帯域フイルタ２７を介して出力端子８にREC−
Ｃ信号として加えられる。信号（Ｙ＋Ｃ）と1H
前の信号（Ｙ＋Ｃ）Dの間に垂直相関が無い場合
は、加算器１７においてはＹ信号が完全に打消さ
れず、その出力（CD−Ｃ）に（YD−Ｙ）成分が
残留する。この（YD−Ｙ）成分が低域フイルタ
２６を通過したとき、そのレベルが所定レベル以
上であれば、上記（YD−Ｙ）成分はリミツタ回
路２８を通過しインバータ２９で反転されて加算
器２３に加えられる。また（YD−Ｙ）成分が所
定レベルより小さい場合、あるいは垂直相関があ
る場合はリミツタ回路２８を通過しない。加算器
２３では、低域フイルタ２５の出力（Ｙ＋YD）
とリミツタ回路２８の出力とが加算される。この
結果、加算器２３は2Y又は2YD又はＹ＋YDの出
力REC−Ｙを出力端子９に加える。尚、遅延回
路２４は、（YD−Ｙ）成分が低域フイルタ２６を
通過する際の遅れを補償するためのものである。
また垂直相関が無いときはスイツチS8がｂ側に切
換えられて加算器２２の出力が取り出される。出
力端子９に得られるREC−Ｙ信号は、この後プ
リエンフアシス回路を経て、FM変調される。ま
た出力端子８に得られるREC−Ｃ信号は、例え
ば3.58MHzから輝度信号の下側帯域の688KHzに
周波数変換された後、上記FM変調された輝度信
号と加え合わされて、磁気ヘツドに供給されテー
プに記録される。
次に再生時においては、第２図のスイツチS1〜
S3はPB側に閉ざされ、またスイツチS7はドロツ
プアウトのないときは、接点ａ側に閉ざされてい
る。テープから再生された信号のうち、FM変調
されたＹ信号は復調されPB−Ｙ信号となつて入
力端子７に加えられる。また周波数変換されたＣ
信号は元の3.58MHzに逆変換されてPB−Ｃ信号
となつて入力端子１０に加えられる。上記Ｙ信号
とＣ信号とは加算器１８，１９で加算される。先
ずＹ信号について見ると、加算器１６からは（Ｙ
＋YD）信号が得られ、この信号は遅延回路２４
を通つて加算器２３に加えられる。また加算器１
７からは（YD−Ｙ）信号が得られ、この信号は
低域フイルタ２６に加えられる。Ｙ信号とYD信
号とに垂直相関が無い場合で、（YD−Ｙ）信号が
所定レベル以上の場合は、上記（YD−Ｙ）信号
はリミツタ回路２８を通過して加算器２３に加え
られる。また垂直相関がある場合、あるいは
（YD−Ｙ）信号が小レベルの場合はリミツタ回路
２８を通過しない。従つてこの加算器２３より
2Y又はＹ＋YDの出力が得られ、出力端子９に加
えられる。次にＣ信号について見ると、加算器１
６と遅延回路５とにより、クロストーク除去用の
帰還形くし形フイルタが構成される。テープのト
ラツクの１本おきに得られるＣ信号は1H毎に位
相反転されているので、隣接トラツクからのクロ
ストーク成分が加算器１６で打消し合うことにな
り、この加算器１６よりクロストーク成分の除去
された（CD−Ｃ）信号が得られる。この信号は
スイツチS6、遅延回路２４、低域フイルタ２５及
び加算器２３を通じて出力端子９に加えられる。
この結果、出力端子９にPB−（Ｙ＋Ｃ）信号が得
られる。
S3はPB側に閉ざされ、またスイツチS7はドロツ
プアウトのないときは、接点ａ側に閉ざされてい
る。テープから再生された信号のうち、FM変調
されたＹ信号は復調されPB−Ｙ信号となつて入
力端子７に加えられる。また周波数変換されたＣ
信号は元の3.58MHzに逆変換されてPB−Ｃ信号
となつて入力端子１０に加えられる。上記Ｙ信号
とＣ信号とは加算器１８，１９で加算される。先
ずＹ信号について見ると、加算器１６からは（Ｙ
＋YD）信号が得られ、この信号は遅延回路２４
を通つて加算器２３に加えられる。また加算器１
７からは（YD−Ｙ）信号が得られ、この信号は
低域フイルタ２６に加えられる。Ｙ信号とYD信
号とに垂直相関が無い場合で、（YD−Ｙ）信号が
所定レベル以上の場合は、上記（YD−Ｙ）信号
はリミツタ回路２８を通過して加算器２３に加え
られる。また垂直相関がある場合、あるいは
（YD−Ｙ）信号が小レベルの場合はリミツタ回路
２８を通過しない。従つてこの加算器２３より
2Y又はＹ＋YDの出力が得られ、出力端子９に加
えられる。次にＣ信号について見ると、加算器１
６と遅延回路５とにより、クロストーク除去用の
帰還形くし形フイルタが構成される。テープのト
ラツクの１本おきに得られるＣ信号は1H毎に位
相反転されているので、隣接トラツクからのクロ
ストーク成分が加算器１６で打消し合うことにな
り、この加算器１６よりクロストーク成分の除去
された（CD−Ｃ）信号が得られる。この信号は
スイツチS6、遅延回路２４、低域フイルタ２５及
び加算器２３を通じて出力端子９に加えられる。
この結果、出力端子９にPB−（Ｙ＋Ｃ）信号が得
られる。
一方遅延回路５の中間タツプ５ａから得られる
遅延信号のうち帯域フイルタ１５を通過したC′D
信号が加算器２０で元の信号Ｃと加算されて（Ｃ
＋C′D）となり、伝達制御回路１４に加えられる。
垂直相関があるときは前記検波回路１３の出力に
よりｋ≒１となつて（Ｃ＋C′D）信号は加算器２
１に加算され、これによつて帰還形くし形フイル
タが形成され、SNの大巾に改善された出力が得
られる。また垂直相関の無いときにはｋ≒０とな
つて帰還がかからなくなり、通常のくし形フイル
タが形成される。このように垂直相関が無くなつ
たときに帰還を解除して通常のくし形フイルタと
することにより、色輪郭のにじみやぼけを防止す
るようにしている。
遅延信号のうち帯域フイルタ１５を通過したC′D
信号が加算器２０で元の信号Ｃと加算されて（Ｃ
＋C′D）となり、伝達制御回路１４に加えられる。
垂直相関があるときは前記検波回路１３の出力に
よりｋ≒１となつて（Ｃ＋C′D）信号は加算器２
１に加算され、これによつて帰還形くし形フイル
タが形成され、SNの大巾に改善された出力が得
られる。また垂直相関の無いときにはｋ≒０とな
つて帰還がかからなくなり、通常のくし形フイル
タが形成される。このように垂直相関が無くなつ
たときに帰還を解除して通常のくし形フイルタと
することにより、色輪郭のにじみやぼけを防止す
るようにしている。
再生信号にドロツプアウトが生じて入力端子
７，１０の信号がなくなつたときは、入力端子１
２にドロツプアウト検出回路（図示せず）から検
出信号DOが加えられる。これによつてスイツチ
S7がａ接点からｂ接点に切換えられる。従つて遅
延回路５に記憶されていた略1H前の（Y′D＋C′D）
信号が低域フイルタ３０を通じて加算器１６に加
えられると共に遅延回路５に加えられる。
７，１０の信号がなくなつたときは、入力端子１
２にドロツプアウト検出回路（図示せず）から検
出信号DOが加えられる。これによつてスイツチ
S7がａ接点からｂ接点に切換えられる。従つて遅
延回路５に記憶されていた略1H前の（Y′D＋C′D）
信号が低域フイルタ３０を通じて加算器１６に加
えられると共に遅延回路５に加えられる。
変速再生を行う場合は、スイツチS4を開きS5を
閉じる。変速再生ではヘツドが複数のトラツクに
またがつて走査するため、ヘツドがトラツクを移
るとき、再生水平同期信号が1Hで連続せず0.5H
ずれることがある。このずれを検出した信号
JOGが端子１１に加えられるとスイツチS6がｂ
接点に切換えられる。これによつて加算器１６の
出力がCCDで構成される0.5H遅延回路３１で
0.5H遅延される。これにより再生水平同期信号
の間隔が常に1Hの出力信号を得ることができる。
またこのときは1H遅延回路５は用いられず、従
つてくし形フイルタは形成されることなく、入力
Ｙ信号はスイツチS5から加算器１６に直接加えら
れて加算器１９からのＣ信号と加算される。
閉じる。変速再生ではヘツドが複数のトラツクに
またがつて走査するため、ヘツドがトラツクを移
るとき、再生水平同期信号が1Hで連続せず0.5H
ずれることがある。このずれを検出した信号
JOGが端子１１に加えられるとスイツチS6がｂ
接点に切換えられる。これによつて加算器１６の
出力がCCDで構成される0.5H遅延回路３１で
0.5H遅延される。これにより再生水平同期信号
の間隔が常に1Hの出力信号を得ることができる。
またこのときは1H遅延回路５は用いられず、従
つてくし形フイルタは形成されることなく、入力
Ｙ信号はスイツチS5から加算器１６に直接加えら
れて加算器１９からのＣ信号と加算される。
上記実施例によれば、再生時に帰還形くし形フ
イルタを構成する場合、帰還される信号を遅延回
路５の中間タツプから得るようにしているので、
帯域フイルタ１５によるC′D信号の遅れを補償す
ることができる。また1H遅延回路５と0.5H遅延
回路３１とをCCDで構成しこれらをICの同一チ
ツプ上に形成しているので、CCDのドライブ回
路を共用できて消費電力を節約することができ
る。即ち、ICの消費電力の大半はドライブ回路
で使われるため、両遅延回路５，３１を別々のチ
ツプ上に形成する場合はドライブ回路も別になつ
て消費電力の増大が避けられないが、本実施例で
は消費電力を大巾に節約することができる。
イルタを構成する場合、帰還される信号を遅延回
路５の中間タツプから得るようにしているので、
帯域フイルタ１５によるC′D信号の遅れを補償す
ることができる。また1H遅延回路５と0.5H遅延
回路３１とをCCDで構成しこれらをICの同一チ
ツプ上に形成しているので、CCDのドライブ回
路を共用できて消費電力を節約することができ
る。即ち、ICの消費電力の大半はドライブ回路
で使われるため、両遅延回路５，３１を別々のチ
ツプ上に形成する場合はドライブ回路も別になつ
て消費電力の増大が避けられないが、本実施例で
は消費電力を大巾に節約することができる。
以上述べたように本発明は、入力信号を１水平
走査期間遅延するためのCCDのような半導体遅
延装置を備え、上記半導体遅延装置により１水平
走査期間遅延されたこの半導体遅延装置の出力を
上記入力信号から減算するように構成し、上記半
導体遅延装置の出力側からこの半導体遅延装置の
入力側への帰還ループを有し、これによつて、搬
送色信号出力を得るようにした帰還形くし形フイ
ルタにおいて、搬送色信号を通過させる帯域フイ
ルタを上記帰還ループに設け、上記帯域フイルタ
による搬送色信号の遅れが補償されるようにその
位置が選定された上記半導体遅延装置の中間タツ
プからの出力が上記帰還ループに供給されるよう
に構成したものである。
走査期間遅延するためのCCDのような半導体遅
延装置を備え、上記半導体遅延装置により１水平
走査期間遅延されたこの半導体遅延装置の出力を
上記入力信号から減算するように構成し、上記半
導体遅延装置の出力側からこの半導体遅延装置の
入力側への帰還ループを有し、これによつて、搬
送色信号出力を得るようにした帰還形くし形フイ
ルタにおいて、搬送色信号を通過させる帯域フイ
ルタを上記帰還ループに設け、上記帯域フイルタ
による搬送色信号の遅れが補償されるようにその
位置が選定された上記半導体遅延装置の中間タツ
プからの出力が上記帰還ループに供給されるよう
に構成したものである。
従つて、本発明によれば、搬送色信号を通過さ
せる帯域フイルタを帰還ループに設けたから、輝
度信号のクロストーク成分などを含まない搬送色
信号成分のみを帰還ループを通じて帰還させるこ
とができる。
せる帯域フイルタを帰還ループに設けたから、輝
度信号のクロストーク成分などを含まない搬送色
信号成分のみを帰還ループを通じて帰還させるこ
とができる。
また、帯域フイルタによる搬送色信号の遅れが
補償されるようにその位置が選定された半導体遅
延装置の中間タツプからの出力を帰還ループに供
給するようにしたから、帯域フイルタを設けたこ
とによる帰還ループの搬送色信号の遅れを補償す
ることができ、このために、他の特別な遅延手段
を設ける必要がない。
補償されるようにその位置が選定された半導体遅
延装置の中間タツプからの出力を帰還ループに供
給するようにしたから、帯域フイルタを設けたこ
とによる帰還ループの搬送色信号の遅れを補償す
ることができ、このために、他の特別な遅延手段
を設ける必要がない。
第１図は従来の帰還形くし形フイルタ回路の一
例を示す回路系統図、第２図は本発明の実施例を
示す回路系統図である。 なお図面に用いられている符号において、５…
…1H遅延回路、５ａ……中間タツプ、１５……
帯域フイルタ、１６，１７……加算器である。
例を示す回路系統図、第２図は本発明の実施例を
示す回路系統図である。 なお図面に用いられている符号において、５…
…1H遅延回路、５ａ……中間タツプ、１５……
帯域フイルタ、１６，１７……加算器である。
Claims (1)
- 【特許請求の範囲】 １ 入力信号を１水平走査期間遅延するための半
導体遅延装置を備え、 上記半導体遅延装置により１水平走査期間遅延
されたこの半導体遅延装置の出力を上記入力信号
から減算するように構成し、 上記半導体遅延装置の出力側からこの半導体遅
延装置の入力側への帰還ループを有し、 これによつて、搬送色信号出力を得るようにし
た帰還形くし形フイルタにおいて、 搬送色信号を通過させる帯域フイルタを上記帰
還ループに設け、 上記帯域フイルタによる搬送色信号の遅れが補
償されるようにその位置が選定された上記半導体
遅延装置の中間タツプからの出力が上記帰還ルー
プに供給されるように構成したことを特徴とする
帰還形くし形フイルタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11128481A JPS5813092A (ja) | 1981-07-16 | 1981-07-16 | 帰還形くし形フイルタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11128481A JPS5813092A (ja) | 1981-07-16 | 1981-07-16 | 帰還形くし形フイルタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5813092A JPS5813092A (ja) | 1983-01-25 |
| JPH0347633B2 true JPH0347633B2 (ja) | 1991-07-19 |
Family
ID=14557322
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11128481A Granted JPS5813092A (ja) | 1981-07-16 | 1981-07-16 | 帰還形くし形フイルタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5813092A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2570717B2 (ja) * | 1987-02-03 | 1997-01-16 | ソニー株式会社 | くし形フイルタ |
| JPS63202656A (ja) * | 1987-02-18 | 1988-08-22 | Shin Etsu Chem Co Ltd | 防振ゴム組成物 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS603266B2 (ja) * | 1979-09-12 | 1985-01-26 | 株式会社日立製作所 | 搬送色信号の位相調整方式 |
-
1981
- 1981-07-16 JP JP11128481A patent/JPS5813092A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5813092A (ja) | 1983-01-25 |
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