JPH0346330Y2 - - Google Patents
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- Publication number
- JPH0346330Y2 JPH0346330Y2 JP5181483U JP5181483U JPH0346330Y2 JP H0346330 Y2 JPH0346330 Y2 JP H0346330Y2 JP 5181483 U JP5181483 U JP 5181483U JP 5181483 U JP5181483 U JP 5181483U JP H0346330 Y2 JPH0346330 Y2 JP H0346330Y2
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- JP
- Japan
- Prior art keywords
- comparator
- bridge
- output
- gate
- sensor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- 230000000737 periodic effect Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Landscapes
- Testing Or Calibration Of Command Recording Devices (AREA)
- Transmission And Conversion Of Sensor Element Output (AREA)
Description
【考案の詳細な説明】
この考案は磁石の回転を検出するセンサ回路に
関する。
関する。
磁石の回転を検出するセンサ回路として第１図
のものが公知である。この回路は磁場の向きによ
り電気抵抗値が変化する磁気抵抗素子１，２と比
較抵抗３，４とよりなる抵抗ブリツジ５と、この
抵抗ブリツジの二つの出力を比較する比較器６
と、この比較器６の出力から一方の入力に正帰か
んをかける帰かん抵抗７と、前記抵抗ブリツジ５
と比較器６とに駆動電力を供給する電源端子８と
が図示のように接続されている。
のものが公知である。この回路は磁場の向きによ
り電気抵抗値が変化する磁気抵抗素子１，２と比
較抵抗３，４とよりなる抵抗ブリツジ５と、この
抵抗ブリツジの二つの出力を比較する比較器６
と、この比較器６の出力から一方の入力に正帰か
んをかける帰かん抵抗７と、前記抵抗ブリツジ５
と比較器６とに駆動電力を供給する電源端子８と
が図示のように接続されている。
そして接地端子９と電源端子８との間に常時直
流電圧を印加して作動させる。図示されていない
磁石が回転するにつれて磁気抵抗素子１と２の抵
抗値が変化すると、ブリツジ５の不平衡電圧が比
較器６で矩形波に整形変換されて出力端子１０に
出力される。帰かん抵抗７は回路にヒステリシス
を持たせるもので、磁石が小さな振動をしても正
確に回転数を検出するのに役立つ。
流電圧を印加して作動させる。図示されていない
磁石が回転するにつれて磁気抵抗素子１と２の抵
抗値が変化すると、ブリツジ５の不平衡電圧が比
較器６で矩形波に整形変換されて出力端子１０に
出力される。帰かん抵抗７は回路にヒステリシス
を持たせるもので、磁石が小さな振動をしても正
確に回転数を検出するのに役立つ。
第１図に示すように常時駆動電力を供給するス
タテイツク駆動式のセンサ回路では、消費電力を
低減するには、ブリツジ５の電気抵抗を大きくす
ればよいが、電波等の外来ノイズに弱くなる欠点
があり、電池駆動で用いる微小電力の機器に利用
でき難い欠点があつた。
タテイツク駆動式のセンサ回路では、消費電力を
低減するには、ブリツジ５の電気抵抗を大きくす
ればよいが、電波等の外来ノイズに弱くなる欠点
があり、電池駆動で用いる微小電力の機器に利用
でき難い欠点があつた。
電源端子８に間欠的にパルス幅の狭い作動電力
を供給して時分割駆動をし、かつブリツジ５の電
気抵抗を小さく定めると、消費電力の低減が可能
かのように考えられるが、第１図の回路構成のま
までは、ヒステリシスが信号変化に対して有効に
働かなくなるため実現できない。
を供給して時分割駆動をし、かつブリツジ５の電
気抵抗を小さく定めると、消費電力の低減が可能
かのように考えられるが、第１図の回路構成のま
までは、ヒステリシスが信号変化に対して有効に
働かなくなるため実現できない。
この考案は上記にかんがみ、時分割駆動で、し
かもヒステリシスが有効に働らく低消費電力のセ
ンサ回路を提案するのが目的である。
かもヒステリシスが有効に働らく低消費電力のセ
ンサ回路を提案するのが目的である。
すなわち、この考案は少なくとも一つの磁気抵
抗素子を含む抵抗ブリツジ５と、このブリツジの
不平衡電圧を比較する比較器６と、外部から印加
される周期的でパルス幅の狭い電気信号であるセ
ンサ駆動パルスに従つて前記抵抗ブリツジ５と比
較器６に間欠的に駆動電力を供給するバツフア１
５と、前記電力が遮断される瞬間に前記比較器６
の出力をラツチする記憶回路１７と、この記憶回
路１７の出力と前記センサ駆動パルスを入力とし
てセンサ駆動時のみ記憶回路１７の出力を出力す
るゲート１８と、このゲートの出力と前記比較器
６の一方の入力との間に接続された正帰かん用の
帰かん抵抗７とを有し、かつ前記ゲートは前記セ
ンサ駆動パルスより定まる非駆動時には前記帰か
ん抵抗７に電流が流れないように決められた状態
“High”または“Low”を出力するゲートよりな
ることを特徴とするセンサ回路である。
抗素子を含む抵抗ブリツジ５と、このブリツジの
不平衡電圧を比較する比較器６と、外部から印加
される周期的でパルス幅の狭い電気信号であるセ
ンサ駆動パルスに従つて前記抵抗ブリツジ５と比
較器６に間欠的に駆動電力を供給するバツフア１
５と、前記電力が遮断される瞬間に前記比較器６
の出力をラツチする記憶回路１７と、この記憶回
路１７の出力と前記センサ駆動パルスを入力とし
てセンサ駆動時のみ記憶回路１７の出力を出力す
るゲート１８と、このゲートの出力と前記比較器
６の一方の入力との間に接続された正帰かん用の
帰かん抵抗７とを有し、かつ前記ゲートは前記セ
ンサ駆動パルスより定まる非駆動時には前記帰か
ん抵抗７に電流が流れないように決められた状態
“High”または“Low”を出力するゲートよりな
ることを特徴とするセンサ回路である。
次に図面の実施例に基づいて説明する。
第２図の実施例において、１，２はブリツジ５
の２辺を構成する磁気抵抗素子で、その接続点は
比較器６のマイナス入力へ接続されている。３，
４はブリツジ５の他の２辺を構成する比較抵抗
で、その接続点は比較器６のプラス入力へ接続さ
れている。ブリツジ５の電力供給端子１１，１２
と比較器６の電源端子１３，１４にはバツフア
（電流増幅器）１５から作動電力が供給される。
１６は比較器６の出力と接地間に挿入したプルダ
ウン抵抗、１７は記憶回路、１８はゲートでこの
実施例ではANDゲートが用いられている。１９
はセンサ駆動パルス印加端子、２０は出力端子で
ある。記憶回路１７は比較器６の出力とセンサ駆
動パルスとを入力として、センサ駆動パルスの後
縁つまりブリツジ５と比較器６への電力が遮断さ
れる瞬間の比較器６の出力をラツチ記憶して出力
端子２０に送出するとともに、その出力をゲート
１８の一方の端子へも入力する。従つて、ゲート
１８はセンサ駆動パルスにより定まる駆動期間ｔ
の間、記憶回路１７の出力状態に応じた信号を出
力して帰かん抵抗７を介して比較器６のプラス入
力へ正帰かんする。センサ駆動パルスは第３図に
示すように周期Ｔ毎に短時間ｔだけの幅のパルス
で、この期間ｔの間前記ブリツジ５と比較器６と
に作動電力が供給される。
の２辺を構成する磁気抵抗素子で、その接続点は
比較器６のマイナス入力へ接続されている。３，
４はブリツジ５の他の２辺を構成する比較抵抗
で、その接続点は比較器６のプラス入力へ接続さ
れている。ブリツジ５の電力供給端子１１，１２
と比較器６の電源端子１３，１４にはバツフア
（電流増幅器）１５から作動電力が供給される。
１６は比較器６の出力と接地間に挿入したプルダ
ウン抵抗、１７は記憶回路、１８はゲートでこの
実施例ではANDゲートが用いられている。１９
はセンサ駆動パルス印加端子、２０は出力端子で
ある。記憶回路１７は比較器６の出力とセンサ駆
動パルスとを入力として、センサ駆動パルスの後
縁つまりブリツジ５と比較器６への電力が遮断さ
れる瞬間の比較器６の出力をラツチ記憶して出力
端子２０に送出するとともに、その出力をゲート
１８の一方の端子へも入力する。従つて、ゲート
１８はセンサ駆動パルスにより定まる駆動期間ｔ
の間、記憶回路１７の出力状態に応じた信号を出
力して帰かん抵抗７を介して比較器６のプラス入
力へ正帰かんする。センサ駆動パルスは第３図に
示すように周期Ｔ毎に短時間ｔだけの幅のパルス
で、この期間ｔの間前記ブリツジ５と比較器６と
に作動電力が供給される。
センサ駆動パルスに従つてブリツジ５と比較器
６とに電力が供給されている期間において、比較
器６のプラス入力の電位Ｖ＋がマイナス入力の電
位Ｖ−より大きいときは比較器６の出力が
“High”となり、逆の場合には“Low”となる。
又期間ｔにおける比較器６のプラス入力の電位Ｖ
＋はゲート１８の出力が“High”のときVH、
“Low”のときVLでVH＞VLの関係に定めてあ
る（第３図参照）。
６とに電力が供給されている期間において、比較
器６のプラス入力の電位Ｖ＋がマイナス入力の電
位Ｖ−より大きいときは比較器６の出力が
“High”となり、逆の場合には“Low”となる。
又期間ｔにおける比較器６のプラス入力の電位Ｖ
＋はゲート１８の出力が“High”のときVH、
“Low”のときVLでVH＞VLの関係に定めてあ
る（第３図参照）。
次に第２図の作動を第３図のタイミングチヤー
トにより説明する。
トにより説明する。
ブリツジ回路５と比較器６には、センサ駆動パ
ルスに従つてバツフア１５から間欠的に周期Ｔ、
パルス幅ｔの作動電力が供給される。従つて、図
示されていない磁石の回転により磁気抵抗素子
１，２にかかる磁場の状態が第３図の曲線Ｖのよ
うに変化すると、この状態Ｖが期間ｔの間サンプ
リングされて、比較器６のマイナス入力としては
第３図に示す、パルス幅ｔ、周期Ｔで状態Ｖによ
り振幅変調された信号電圧が入力される。第３図
のセンサ駆動パルスP1のときは、マイナス入力
Ｖ−が前記電位VHより大きいため、ゲート１８
の出力は“Low”で電位Ｖ＋はVLである（第３
図のプラス入力の破線で示すＶ＋）。これがセン
サ駆動パルスP4の時期では、比較器６のプラス
入力とマイナス入力との大小関係が逆転してＶ＋
＞Ｖ−となるため、比較器６の出力が“High”
となり、パルスP4の後縁で記憶回路１７の出力
が“High”に変る。従つて次の駆動パルスP5の
とき、ゲート１８の出力は“High”となり、比
較器６のプラス入力もVLからVHに変る。この
ことでセンサ回路にヒステリシスが生じ、磁石の
回転による信号入力、つまりマイナス入力Ｖ−が
多少変動しても比較器の出力に影響はない。駆動
パルスP8においては、マイナス入力Ｖ−が電位
VHより大きくなるため、比較器６の出力が
“Low”となり、駆動パルスP8の後縁で記憶回路
１７の出力が“Low”となり、次の駆動パルス
では比較器のプラス入力Ｖ＋はVLの電位に変る。
ルスに従つてバツフア１５から間欠的に周期Ｔ、
パルス幅ｔの作動電力が供給される。従つて、図
示されていない磁石の回転により磁気抵抗素子
１，２にかかる磁場の状態が第３図の曲線Ｖのよ
うに変化すると、この状態Ｖが期間ｔの間サンプ
リングされて、比較器６のマイナス入力としては
第３図に示す、パルス幅ｔ、周期Ｔで状態Ｖによ
り振幅変調された信号電圧が入力される。第３図
のセンサ駆動パルスP1のときは、マイナス入力
Ｖ−が前記電位VHより大きいため、ゲート１８
の出力は“Low”で電位Ｖ＋はVLである（第３
図のプラス入力の破線で示すＶ＋）。これがセン
サ駆動パルスP4の時期では、比較器６のプラス
入力とマイナス入力との大小関係が逆転してＶ＋
＞Ｖ−となるため、比較器６の出力が“High”
となり、パルスP4の後縁で記憶回路１７の出力
が“High”に変る。従つて次の駆動パルスP5の
とき、ゲート１８の出力は“High”となり、比
較器６のプラス入力もVLからVHに変る。この
ことでセンサ回路にヒステリシスが生じ、磁石の
回転による信号入力、つまりマイナス入力Ｖ−が
多少変動しても比較器の出力に影響はない。駆動
パルスP8においては、マイナス入力Ｖ−が電位
VHより大きくなるため、比較器６の出力が
“Low”となり、駆動パルスP8の後縁で記憶回路
１７の出力が“Low”となり、次の駆動パルス
では比較器のプラス入力Ｖ＋はVLの電位に変る。
このように、マイナス入力Ｖ−が一定の高い電
位VHより大きくなつて記憶回路１７の出力が
“Low”となると、次にマイナス入力Ｖ−が一定
の低い電位VLより小さくなるまで比較器６と記
憶回路１７の出力は変化しない。マイナス入力Ｖ
−がプラス入力の電位VLより小さくなると比較
回路６の出力が“High”となつてその状態が記
憶回路１７に記憶されて記憶回路の出力が
“High”となり、その次の駆動パルスからのプラ
ス入力Ｖ＋が一定の高い電位VHとなり、次にマ
イナス入力Ｖ−が一定の高い電位VHより大きく
なるまで比較器６と記憶回路１７の出力は変化し
ない。
位VHより大きくなつて記憶回路１７の出力が
“Low”となると、次にマイナス入力Ｖ−が一定
の低い電位VLより小さくなるまで比較器６と記
憶回路１７の出力は変化しない。マイナス入力Ｖ
−がプラス入力の電位VLより小さくなると比較
回路６の出力が“High”となつてその状態が記
憶回路１７に記憶されて記憶回路の出力が
“High”となり、その次の駆動パルスからのプラ
ス入力Ｖ＋が一定の高い電位VHとなり、次にマ
イナス入力Ｖ−が一定の高い電位VHより大きく
なるまで比較器６と記憶回路１７の出力は変化し
ない。
このように時分割駆動にして、しかも回路にヒ
ステリシスをもたせることができた。又、駆動期
間ｔでない間は、ゲート１８の出力が記憶回路１
７の状態に関係なく“Low”となるので、ブリ
ツジ５と比較器６につながる線がすべて“Low”
となり、電流が全く流れないようにできた。
ステリシスをもたせることができた。又、駆動期
間ｔでない間は、ゲート１８の出力が記憶回路１
７の状態に関係なく“Low”となるので、ブリ
ツジ５と比較器６につながる線がすべて“Low”
となり、電流が全く流れないようにできた。
第４図の実施例は、バツフア１５をブリツジ５
と比較器６の接地側に挿入した場合のセンサ回路
で、バツフア１５は第５図に示すようにトランジ
スタ１５ａ、抵抗１５ｂ及びインバータ１５ｃと
で構成できる。この実施例では電源端子（VDD）
には常時直流電流が印加され端子（VDD）と比
較器６の出力との間にプルアツプ抵抗１６′が接
続されているが、ブリツジ５と比較器６にはバツ
フア１５により間欠的に作動電力が供給される。
又、センサ駆動パルスは端子１９からインバータ
２１を介してゲート１８、記憶回路１７及びバツ
フア１５に印加されるため、ゲート１８はORゲ
ートが用いられ、記憶回路１７には第２図のイン
バータ１７ａを含んでいないが、センサ回路全体
の作動は第２図のものと殆んど類似であるので説
明を省略する。
と比較器６の接地側に挿入した場合のセンサ回路
で、バツフア１５は第５図に示すようにトランジ
スタ１５ａ、抵抗１５ｂ及びインバータ１５ｃと
で構成できる。この実施例では電源端子（VDD）
には常時直流電流が印加され端子（VDD）と比
較器６の出力との間にプルアツプ抵抗１６′が接
続されているが、ブリツジ５と比較器６にはバツ
フア１５により間欠的に作動電力が供給される。
又、センサ駆動パルスは端子１９からインバータ
２１を介してゲート１８、記憶回路１７及びバツ
フア１５に印加されるため、ゲート１８はORゲ
ートが用いられ、記憶回路１７には第２図のイン
バータ１７ａを含んでいないが、センサ回路全体
の作動は第２図のものと殆んど類似であるので説
明を省略する。
この考案によれば、ブリツジ５と比較器６を間
欠的に時分割駆動するためブリツジ回路の抵抗値
を大きくしなくても消費電力を低減できる。従つ
て電波等のノイズに強い低消費電力のセンサ回路
が実現できる。又、時分割駆動でありながら、セ
ンサ回路全体としてヒステリシスを持たせること
ができるため、磁石の微小振動による誤作動が生
じないセンサ回路を実現できる効果がある。
欠的に時分割駆動するためブリツジ回路の抵抗値
を大きくしなくても消費電力を低減できる。従つ
て電波等のノイズに強い低消費電力のセンサ回路
が実現できる。又、時分割駆動でありながら、セ
ンサ回路全体としてヒステリシスを持たせること
ができるため、磁石の微小振動による誤作動が生
じないセンサ回路を実現できる効果がある。
第１図は従来のセンサ回路、第２図と第４図は
この考案の実施例の回路、第３図は第２図の回路
の作動を説明するタイミングチヤート、第５図は
第３図の回路のバツフア１５の具体例を示す。 １，２……磁気抵抗素子、５……ブリツジ、６
……比較器７……帰かん抵抗、１５……バツフ
ア、１７……記憶回路、１８……ゲート、１９…
…センサ駆動パルス印加端子、２０……出力端
子。
この考案の実施例の回路、第３図は第２図の回路
の作動を説明するタイミングチヤート、第５図は
第３図の回路のバツフア１５の具体例を示す。 １，２……磁気抵抗素子、５……ブリツジ、６
……比較器７……帰かん抵抗、１５……バツフ
ア、１７……記憶回路、１８……ゲート、１９…
…センサ駆動パルス印加端子、２０……出力端
子。
Claims (1)
- 少なくとも一つの磁気抵抗素子を含む抵抗ブリ
ツジ５と、このブリツジの不平衡電圧を比較する
比較器６と、外部から印加される周期的でパルス
幅の狭い電気信号であるセンサ駆動パルスに従つ
て前記抵抗ブリツジ５と比較器６に間欠的に駆動
電力を供給するバツフア１５と、前記電力が遮断
される瞬間に前記比較器６の出力をラツチする記
憶回路１７と、この記憶回路１７の出力と前記セ
ンサ駆動パルスを入力としてセンサ駆動時のみ記
憶回路１７の出力を出力するゲート１８と、この
ゲートの出力と前記比較器６の一方の入力との間
に接続された正帰かん用の帰かん抵抗７とを有
し、かつ前記ゲートは前記センサ駆動パルスより
定まる非駆動時には前記帰かん抵抗７に電流が流
れないように決められた状態“High”または
“Low”を出力するゲートよりなることを特徴と
するセンサ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5181483U JPS59158025U (ja) | 1983-04-07 | 1983-04-07 | センサ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5181483U JPS59158025U (ja) | 1983-04-07 | 1983-04-07 | センサ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59158025U JPS59158025U (ja) | 1984-10-23 |
| JPH0346330Y2 true JPH0346330Y2 (ja) | 1991-09-30 |
Family
ID=30182204
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5181483U Granted JPS59158025U (ja) | 1983-04-07 | 1983-04-07 | センサ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59158025U (ja) |
-
1983
- 1983-04-07 JP JP5181483U patent/JPS59158025U/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59158025U (ja) | 1984-10-23 |
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