JPH0346160A - 非線形デイエンフアシス回路 - Google Patents
非線形デイエンフアシス回路Info
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- JPH0346160A JPH0346160A JP1182028A JP18202889A JPH0346160A JP H0346160 A JPH0346160 A JP H0346160A JP 1182028 A JP1182028 A JP 1182028A JP 18202889 A JP18202889 A JP 18202889A JP H0346160 A JPH0346160 A JP H0346160A
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- 238000001914 filtration Methods 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 9
- 230000005540 biological transmission Effects 0.000 description 5
- 230000006835 compression Effects 0.000 description 5
- 238000007906 compression Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 3
- 238000005070 sampling Methods 0.000 description 2
- 102100038023 DNA fragmentation factor subunit beta Human genes 0.000 description 1
- 101100277639 Homo sapiens DFFB gene Proteins 0.000 description 1
- 101100381996 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) BRO1 gene Proteins 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 230000001131 transforming effect Effects 0.000 description 1
Landscapes
- Tone Control, Compression And Expansion, Limiting Amplitude (AREA)
- Reduction Or Emphasis Of Bandwidth Of Signals (AREA)
- Picture Signal Circuits (AREA)
- Television Signal Processing For Recording (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は、例えばビデオ信号を、雑音が多く、ダイナミ
ックレンジの制限された伝送路で伝送するシステムに適
用される非線形デイエンファシス回路に関する。
ックレンジの制限された伝送路で伝送するシステムに適
用される非線形デイエンファシス回路に関する。
［従来の技術］
従来、この種の非線形エンファシス回路として、第４図
に示す様な回路が提案されている。また、非線形デイエ
ンファシス回路としては第５図に示す如き回路が提案さ
れている。
に示す様な回路が提案されている。また、非線形デイエ
ンファシス回路としては第５図に示す如き回路が提案さ
れている。
第４図において、入力ビデオ信号Ｘは、バイパスフィル
タ（ＨＰＦ）４１に加えられ、その高域成分が分離され
る。分離された高域成分は非線形増幅器（以下ＮＬＡと
称する）４２により、振幅圧縮される。
タ（ＨＰＦ）４１に加えられ、その高域成分が分離され
る。分離された高域成分は非線形増幅器（以下ＮＬＡと
称する）４２により、振幅圧縮される。
Ｎ ＬＡ ４２は例えば第６図に示す様な入出力特性を
有しており入力信号振幅の大きなときに出力振幅が制限
される様な入出力特性を持っている。
有しており入力信号振幅の大きなときに出力振幅が制限
される様な入出力特性を持っている。
Ｎ ＬＡ ４２の出力Ｗは、加算回路４３により、入力
映像信号Ｘに加算され、高域強調された信号ｙとして出
力される。第４図心おいて、ＨＰＦ４１は例えばＣＲに
よるバイパスフィルターで構成され、ＮＬＡ４２は例え
ばダイオードを用いた対数圧縮回路で構成される。
映像信号Ｘに加算され、高域強調された信号ｙとして出
力される。第４図心おいて、ＨＰＦ４１は例えばＣＲに
よるバイパスフィルターで構成され、ＮＬＡ４２は例え
ばダイオードを用いた対数圧縮回路で構成される。
出力ｙの周波数特性は、例えば第５図に示す様に入力レ
ベルに応じて高域増強量の変化する特性、所謂非線形エ
ンファシス特性となる。
ベルに応じて高域増強量の変化する特性、所謂非線形エ
ンファシス特性となる。
高域増強されたビデオ信号を、例えばＶＴＲ等の磁気記
録再生系の様に、雑音が多く、ダイナミックレンジの制
限された伝送系を通した後、上述したエンファシス回路
の逆特性を持つデイエンファシス回路に供給し、増強さ
れていた高域成分を抑圧することにより、伝送系によっ
て加えられた雑音成分を抑圧し、高Ｓ／Ｎの映像゛を得
ることができる。また、レベルの大きな信号に対しては
小さなエンファシス量となるので、ダイナミックレンく
の増大をまねくことがなく、伝送路のダイシバ ナミックレン渾制限による歪も発生しない。
録再生系の様に、雑音が多く、ダイナミックレンジの制
限された伝送系を通した後、上述したエンファシス回路
の逆特性を持つデイエンファシス回路に供給し、増強さ
れていた高域成分を抑圧することにより、伝送系によっ
て加えられた雑音成分を抑圧し、高Ｓ／Ｎの映像゛を得
ることができる。また、レベルの大きな信号に対しては
小さなエンファシス量となるので、ダイナミックレンく
の増大をまねくことがなく、伝送路のダイシバ ナミックレン渾制限による歪も発生しない。
次にデイエンファシス回路について説明する。
第５図において入力Ｘ°は減算器５３に加えられ、減算
器５３の出力はデイエンファシス出力ｙ°となる。出力
ｙ゛はＨＰＦ４１及びＮＬＡ４２に加えられ振幅圧縮さ
れた高域成分Ｗを得、減算器５３にフィードバックして
いる。ＨＰＦに４１、ＮＬＡ４２の特性が第４図のエン
ファシス回路のＨＰＦ４１、ＮＬＡ４２と同一の特性で
あれば第４図第５図の伝達特性は互いに逆特性となり、
両者を通過させた伝達特性は完全に！どなる。
器５３の出力はデイエンファシス出力ｙ°となる。出力
ｙ゛はＨＰＦ４１及びＮＬＡ４２に加えられ振幅圧縮さ
れた高域成分Ｗを得、減算器５３にフィードバックして
いる。ＨＰＦに４１、ＮＬＡ４２の特性が第４図のエン
ファシス回路のＨＰＦ４１、ＮＬＡ４２と同一の特性で
あれば第４図第５図の伝達特性は互いに逆特性となり、
両者を通過させた伝達特性は完全に！どなる。
［発明が解決しようとしている課題］
しかしながら上述の如き特性のエンファシス回路及びデ
イエンファシス回路では、非線形振幅圧縮器を用いる必
要があり、これを例えばダイオード対数圧縮器を用いて
実現することになるが、−般社この様な特性を持つエン
ファシス回路は、高精度化、高安定化すること、更には
良好な高周波特性を得ることが困難であった。
イエンファシス回路では、非線形振幅圧縮器を用いる必
要があり、これを例えばダイオード対数圧縮器を用いて
実現することになるが、−般社この様な特性を持つエン
ファシス回路は、高精度化、高安定化すること、更には
良好な高周波特性を得ることが困難であった。
また、特にデイエンファシス回路についてはフィードバ
ック回路となっているので、特に対数圧縮器の周波数特
性が広帯域に亘って安定なものが要求される。
ック回路となっているので、特に対数圧縮器の周波数特
性が広帯域に亘って安定なものが要求される。
従って、この様なデイエンファシス回路を、広帯域で高
精度の処理が要求される装置、例えば高詳細度テレビジ
ョン信号等の広帯域信号を記録するＶＴＲ＄ｅ適用する
ことは困難であった。
精度の処理が要求される装置、例えば高詳細度テレビジ
ョン信号等の広帯域信号を記録するＶＴＲ＄ｅ適用する
ことは困難であった。
斯かる背景下に於いて本発明は広帯域信号に対しても高
精度の処理が可能な非線形デイエンファシス回路を提供
することを目的とする。
精度の処理が可能な非線形デイエンファシス回路を提供
することを目的とする。
［問題点を解決するための手段］
斯かる目的下に於いて、本発明の非線形ディエンフアシ
ス回路にあっては、入力データを第１の減算器を介して
非線形特性を書込んだテーブルに供給し、該テーブルの
出力と前記入力データとの差を第２の減算器で演算して
出力データを得ると共に、前記第１の減算器より後段の
データを無限応答デジタルローパスフィルタを介して該
第１の減算器にフィードバックする構成としている。
ス回路にあっては、入力データを第１の減算器を介して
非線形特性を書込んだテーブルに供給し、該テーブルの
出力と前記入力データとの差を第２の減算器で演算して
出力データを得ると共に、前記第１の減算器より後段の
データを無限応答デジタルローパスフィルタを介して該
第１の減算器にフィードバックする構成としている。
［作用］
上述の如く構成することにより、非線形特性そのものは
テーブルを用いているため処理が高速で、高精度な特性
が得られ、かつ無限応答テジタルフィルタを用いている
ため演算そのものは比較的簡単なものとなり、応答の高
速化、即ち処理する信号の広帯域化が実現できた。
テーブルを用いているため処理が高速で、高精度な特性
が得られ、かつ無限応答テジタルフィルタを用いている
ため演算そのものは比較的簡単なものとなり、応答の高
速化、即ち処理する信号の広帯域化が実現できた。
［実施例］
以下、本発明の実施例について説明する。
第１図は本発明の一実施例としてのデイエンファシス回
路の構成を示す図であり、図中、１は入力ディジタル信
号Ｘ゛と後述する無限応答デジタルフィルタ（Ｉｎｆｉ
ｎｉｔｅ Ｉａ＋ｐｕｌｓｅ Ｒｅ５ｐｏｎｃｅＦｉｌ
ｔｅｒ、以下ＩＩＲフィルタと称する）の出力ｄｎとの
差を入力とし、後述する非線形圧縮特性に従う出力デー
タをテーブル化して書き込んであるＲＯＭ、２は前述し
た第５図のデイエンフシス回路中の１４ＰＦ４Ｌと同一
の時定数を持ったローパスフィルタ（ＬＰＦ）をＩＩＲ
フィルタで構成したＩＩＲ−ＬＰＦであり、４はＲＯＭ
Ｉの出力Ｗと入力データＸ゛の差をとり、デイエンファ
シス出力ｙ゛を出力する減算器、３は入力Ｘ とＩＴＲ
−ＬＰＦ２の出力ｄ自との差を求める減算器である。
路の構成を示す図であり、図中、１は入力ディジタル信
号Ｘ゛と後述する無限応答デジタルフィルタ（Ｉｎｆｉ
ｎｉｔｅ Ｉａ＋ｐｕｌｓｅ Ｒｅ５ｐｏｎｃｅＦｉｌ
ｔｅｒ、以下ＩＩＲフィルタと称する）の出力ｄｎとの
差を入力とし、後述する非線形圧縮特性に従う出力デー
タをテーブル化して書き込んであるＲＯＭ、２は前述し
た第５図のデイエンフシス回路中の１４ＰＦ４Ｌと同一
の時定数を持ったローパスフィルタ（ＬＰＦ）をＩＩＲ
フィルタで構成したＩＩＲ−ＬＰＦであり、４はＲＯＭ
Ｉの出力Ｗと入力データＸ゛の差をとり、デイエンファ
シス出力ｙ゛を出力する減算器、３は入力Ｘ とＩＴＲ
−ＬＰＦ２の出力ｄ自との差を求める減算器である。
第２図は第１図のデイエンファシス回路中ＩＩＲ−ＬＰ
Ｆ２の具体的構成を詳細に示したものである。
Ｆ２の具体的構成を詳細に示したものである。
第２図において２４は、第１図に於けるデイエンファシ
ス出力ｙ°と、Ｉ Ｉ Ｒ−ＬＰＦ２の出力し ｄ亀との差をとる減算器、２３は２４減算器の出力にに
１なる係数を乗算する係数器、２２は係数器２３の出力
とＩＩＲ−ＬＰＦ２の出力ｄｎとを加算する加算器、２
１は加算器２２の出力Ｕを１サンプリング期間遅延する
Ｄ型フリップフロップ（ＤＦＦ）である。
ス出力ｙ°と、Ｉ Ｉ Ｒ−ＬＰＦ２の出力し ｄ亀との差をとる減算器、２３は２４減算器の出力にに
１なる係数を乗算する係数器、２２は係数器２３の出力
とＩＩＲ−ＬＰＦ２の出力ｄｎとを加算する加算器、２
１は加算器２２の出力Ｕを１サンプリング期間遅延する
Ｄ型フリップフロップ（ＤＦＦ）である。
ここで、第１図、第２図に示した本実施例のデイエンフ
ァシス回路の説明をする前に、第５図のデイエンファシ
ス回路中のＨＰＦ４１及びＮＬＡ４２をディジタル回路
で構成する過程を説明する。第５図において、デイエン
ファシス出力ｙからＨＰＦ４１の出力Ｖへの伝達関数は
、Ｔを入力データのサンプリング周期、ＣＲをＨＰＦ４
１の時定数、ｋ、、に、はＣＲにより決定される係数と
すれば、 を選ぶと、ＣＲによるＨＰＦ４１と特性のほぼ一致した
ＩＩＲフィルタが構成できる。更に、ＮＬＡ４２の特性
は対数圧縮されたデータテーブルが書込まれたＲＯＭで
構成可能であり、その特性を Ｗ −にｎ［Ｖ］ ・
・・（２）とする。但し、ｋｎは非線形特性を有する関
数である。
ァシス回路の説明をする前に、第５図のデイエンファシ
ス回路中のＨＰＦ４１及びＮＬＡ４２をディジタル回路
で構成する過程を説明する。第５図において、デイエン
ファシス出力ｙからＨＰＦ４１の出力Ｖへの伝達関数は
、Ｔを入力データのサンプリング周期、ＣＲをＨＰＦ４
１の時定数、ｋ、、に、はＣＲにより決定される係数と
すれば、 を選ぶと、ＣＲによるＨＰＦ４１と特性のほぼ一致した
ＩＩＲフィルタが構成できる。更に、ＮＬＡ４２の特性
は対数圧縮されたデータテーブルが書込まれたＲＯＭで
構成可能であり、その特性を Ｗ −にｎ［Ｖ］ ・
・・（２）とする。但し、ｋｎは非線形特性を有する関
数である。
最終的にデイエンファシス回路を構成するとｙ’ ＝
ｘ’−Ｗ となる。
ｘ’−Ｗ となる。
次に（３）式を実際のディジタル回路で構成する方法を
考える。フィードバックループについては必らずＤ型フ
リップフロップで分離しなければならないので、以下の
様な式の変形を行なう。
考える。フィードバックループについては必らずＤ型フ
リップフロップで分離しなければならないので、以下の
様な式の変形を行なう。
とすると、
・ｋ２（ｙ’−ｄｕ）
・・・（４）を得る。ｄｕはｙｏに対して
！データ遅延が入っている。この（４）式を（３）式に
代入してｙ’−ｘ’−ｋｎ［ｋ２（ｙ’−ｄｕ）］
＝ （５）する。さらに、ｙ’ ＝ｘ’ −
ｗをこれに代入し、変形すると、ｋ ｎ−１をｋｎの逆
関数として、ｘ’ −ｄｕ ＝ −ｋｎ−１［ｗｌ
＋ｗ ◆・・（８）２ を得る。（６）式をｘ’ −ｄｕを変数としＷを求める
関数 ｗ −Ｌｎ［ｘ’−ｄｕｌ
−（７）として表わすと、デイエンファシス出力ｙ
′はｘ’ −ｗとして計算できる。
・・・（４）を得る。ｄｕはｙｏに対して
！データ遅延が入っている。この（４）式を（３）式に
代入してｙ’−ｘ’−ｋｎ［ｋ２（ｙ’−ｄｕ）］
＝ （５）する。さらに、ｙ’ ＝ｘ’ −
ｗをこれに代入し、変形すると、ｋ ｎ−１をｋｎの逆
関数として、ｘ’ −ｄｕ ＝ −ｋｎ−１［ｗｌ
＋ｗ ◆・・（８）２ を得る。（６）式をｘ’ −ｄｕを変数としＷを求める
関数 ｗ −Ｌｎ［ｘ’−ｄｕｌ
−（７）として表わすと、デイエンファシス出力ｙ
′はｘ’ −ｗとして計算できる。
これをブロック図で表わしたものが第１図である。
ｄｕをＩ Ｉ Ｒ−ＬＰＦ２で計算し、減算器２で入力
信号Ｘ′とｄｕの差（ｘ’−ｄｕ）を求め、（７）式の
関数Ｌｎに対応するデータテーブルの書込まれたＲＯＭ
ＩでＷを求め、減算器４で入力Ｘ′とＷとの差をとりデ
イエンファシス出力ｙとする。ｙ はＩＩＲ−ＬＰＦ２
に加えられ、前述のｄｕが求められる。
信号Ｘ′とｄｕの差（ｘ’−ｄｕ）を求め、（７）式の
関数Ｌｎに対応するデータテーブルの書込まれたＲＯＭ
ＩでＷを求め、減算器４で入力Ｘ′とＷとの差をとりデ
イエンファシス出力ｙとする。ｙ はＩＩＲ−ＬＰＦ２
に加えられ、前述のｄｕが求められる。
即ち、第２図に示すＩＩＲフィルタの構成はｙｏからｄ
ｕを求めるためのものである。
ｕを求めるためのものである。
あるので、その遅延前のデータμが
ｄｕ
で表わすことができる。従って、第２図のＩＩＲフィル
タの構成が得られる。
タの構成が得られる。
第２図から明らかな様に、ｄｕはＤＦＦ２１によりラー
チされているので、第１図の様なフィードバックループ
が構成可能である。
チされているので、第１図の様なフィードバックループ
が構成可能である。
更に、（６）式にｙ’ ＝ｘ’−Ｗの関係及び（７）式
を代入すると、 ｉ と変形することができる。（８）式の右辺を一つの関数
Ｍｎで示し、 （ｙ’−ｄｕ）ｋｌ ＝ Ｍｎ［ｘ、’−ｄｕｌ
・・・（９）とおくことにより、この関数Ｍ
ｎをＲＯＭテーブル５により構成すれば第３図の様な構
成が得られる。第３図において、３４１図１１Ｒ−ＬＰ
Ｆ２に相当する回路が、減算器３の出力を（９）式をテ
ーブル化しＴｈＲＯＭ５及び加算器２２及びＤＦＦ２２
で構成されることになる。この構成によれば、ＤＦＦ２
２の出力から入力に至るループの演算がＲＯＭ及び加算
器、減算器だけで実現できるので、前述の第１図に示す
実施例より、更に高速の演算が可能である。
を代入すると、 ｉ と変形することができる。（８）式の右辺を一つの関数
Ｍｎで示し、 （ｙ’−ｄｕ）ｋｌ ＝ Ｍｎ［ｘ、’−ｄｕｌ
・・・（９）とおくことにより、この関数Ｍ
ｎをＲＯＭテーブル５により構成すれば第３図の様な構
成が得られる。第３図において、３４１図１１Ｒ−ＬＰ
Ｆ２に相当する回路が、減算器３の出力を（９）式をテ
ーブル化しＴｈＲＯＭ５及び加算器２２及びＤＦＦ２２
で構成されることになる。この構成によれば、ＤＦＦ２
２の出力から入力に至るループの演算がＲＯＭ及び加算
器、減算器だけで実現できるので、前述の第１図に示す
実施例より、更に高速の演算が可能である。
以上の様な構成を用いることにより、理想的なアナログ
回路を用いた非線形エンファシス特性と同様の特性を有
するエンファシス回路が得られる。しかも、上記構成に
よれば非線形振幅圧縮をテーブルにより実現しているた
めに、高精度の非線形処理が可能であり、また、演算回
路自体は比較的簡単であり、演算スピードの許される限
り広帯域な信号を処理することができる様になった。
回路を用いた非線形エンファシス特性と同様の特性を有
するエンファシス回路が得られる。しかも、上記構成に
よれば非線形振幅圧縮をテーブルにより実現しているた
めに、高精度の非線形処理が可能であり、また、演算回
路自体は比較的簡単であり、演算スピードの許される限
り広帯域な信号を処理することができる様になった。
尚、上述の実施例では入出力共、デジタルビデオ信号で
あるものとして説明したが、アナログＶＴＲ等に用いら
れるアナログ信号の処理系に適用する場合には、第１図
、第３図の回路の前段、後段に夫々Ａ／Ｄ変換器、Ｄ／
Ａ変換器を夫々設ければよい。
あるものとして説明したが、アナログＶＴＲ等に用いら
れるアナログ信号の処理系に適用する場合には、第１図
、第３図の回路の前段、後段に夫々Ａ／Ｄ変換器、Ｄ／
Ａ変換器を夫々設ければよい。
また、上記実施例では非線形特性の一例として対数圧縮
特性を仮定したがテーブルを変更すればこの特性を任意
の特性、例えば折線圧縮特性とすることが可能であり、
アナログ回路では実現不可能な圧縮特性を得ることがで
きる。これにより、例えば、安定性の観点から採用が難
かしい様な、大きなエンファシス量に対応するデイエン
ファシス特性も、安定に得ることができる。
特性を仮定したがテーブルを変更すればこの特性を任意
の特性、例えば折線圧縮特性とすることが可能であり、
アナログ回路では実現不可能な圧縮特性を得ることがで
きる。これにより、例えば、安定性の観点から採用が難
かしい様な、大きなエンファシス量に対応するデイエン
ファシス特性も、安定に得ることができる。
［発明の効果］
以上説明した様に本発明によれば広帯域信号に対しても
安定で高精度の処理が可能な非線形デイエンファシス回
路を得ることができた。
安定で高精度の処理が可能な非線形デイエンファシス回
路を得ることができた。
第１図は本発明の一実施例としてのデイエンファシス回
路の構成を示す図、 第２・図は第１図中のＩＩＲフィルタの具体的構成例を
示す図、 第３図は本発明の他の実施例としてのデイエンファシス
回路の構成を示す図、 第４図は従来の非線形デイエンファシス回路の構成例を
示す図、 第５図は従来の非線形デイエンファシス回路の構成例を
示す図、 第６図は第４図のニジファシス回路の周波数特性を示す
図、 第７図は第４図中の非線形増幅器の入出力特性を示す図
である。 図中Ｘは入力デジタルビデオ信号、ｙは出力デジタルビ
デオ信号、１は関数Ｌｎに対応するＲＯＭテーブル、２
は無限応答デジタルローパスフィルタ、３．４は夫々第
１．第２の減算器、５は関数Ｍｎに対応するＲＯＭテー
ブル、２１はＤ型フリップフロップ、２２は加算器、２
３は係数器、２４は減算器である。 →同液校
路の構成を示す図、 第２・図は第１図中のＩＩＲフィルタの具体的構成例を
示す図、 第３図は本発明の他の実施例としてのデイエンファシス
回路の構成を示す図、 第４図は従来の非線形デイエンファシス回路の構成例を
示す図、 第５図は従来の非線形デイエンファシス回路の構成例を
示す図、 第６図は第４図のニジファシス回路の周波数特性を示す
図、 第７図は第４図中の非線形増幅器の入出力特性を示す図
である。 図中Ｘは入力デジタルビデオ信号、ｙは出力デジタルビ
デオ信号、１は関数Ｌｎに対応するＲＯＭテーブル、２
は無限応答デジタルローパスフィルタ、３．４は夫々第
１．第２の減算器、５は関数Ｍｎに対応するＲＯＭテー
ブル、２１はＤ型フリップフロップ、２２は加算器、２
３は係数器、２４は減算器である。 →同液校
Claims (3)
- （１）入力データを第１の減算器を介して非線形特性を
書込んだテーブルに供給し、該テーブルの出力と前記入
力データとの差を第２の減算器で演算して出力データを
得ると共に、前記第１の減算器より後段のデータを無限
応答デジタルローパスフィルタを介して該第１の減算器
にフィードバックすることを特徴とする非線形デイエン
ファシス回路。 - （２）前記ローパスフィルタは、前記出力データが一方
の入力とされる減算器と、該減算器の出力が供給される
係数器と、該係数器の出力が供給される累算器とを有し
、該累算器の出力をフィルタリング出力とすると共に前
記減算器の他方の入力とすることを特徴とする特許請求
の範囲第（１）項記載の非線形デイエンファシス回路。 - （３）前記ローパスフィルタは、非線形特性を書込んだ
テーブルと、該テーブルの出力が供給される累算器を有
し、前記第１の減算器の出力を該テーブルに入力すると
共に該累算器の出力をフィルタリング出力とすることを
特徴とする特許請求の範囲第（１）項記載の非線形デイ
エンファシス回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18202889A JP2821185B2 (ja) | 1989-07-13 | 1989-07-13 | 非線形デイエンフアシス回路 |
| US07/550,284 US5144434A (en) | 1989-07-13 | 1990-07-09 | Video signal processing device using look-up table |
| DE69027255T DE69027255T2 (de) | 1989-07-13 | 1990-07-11 | Verarbeitungsgerät für Videosignale |
| EP90113268A EP0408007B1 (en) | 1989-07-13 | 1990-07-11 | Video signal processing device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18202889A JP2821185B2 (ja) | 1989-07-13 | 1989-07-13 | 非線形デイエンフアシス回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0346160A true JPH0346160A (ja) | 1991-02-27 |
| JP2821185B2 JP2821185B2 (ja) | 1998-11-05 |
Family
ID=16111076
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18202889A Expired - Fee Related JP2821185B2 (ja) | 1989-07-13 | 1989-07-13 | 非線形デイエンフアシス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2821185B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6093682A (ja) * | 1983-10-25 | 1985-05-25 | Sony Corp | デイジタル非線形プリエンフアシス回路 |
-
1989
- 1989-07-13 JP JP18202889A patent/JP2821185B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6093682A (ja) * | 1983-10-25 | 1985-05-25 | Sony Corp | デイジタル非線形プリエンフアシス回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2821185B2 (ja) | 1998-11-05 |
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