JP2990715B2 - 非線形信号処理回路 - Google Patents
非線形信号処理回路Info
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- JP2990715B2 JP2990715B2 JP1333255A JP33325589A JP2990715B2 JP 2990715 B2 JP2990715 B2 JP 2990715B2 JP 1333255 A JP1333255 A JP 1333255A JP 33325589 A JP33325589 A JP 33325589A JP 2990715 B2 JP2990715 B2 JP 2990715B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は非線形信号処理回路に関し、例えば、雑音が
多く、ダイナミックレンジの制限された伝送路によりビ
デオ信号を伝送するシステムに用いられる非線形エンフ
ァシス回路又は非線形ディエンファシス回路に適した非
線形信号処理回路に関する。
多く、ダイナミックレンジの制限された伝送路によりビ
デオ信号を伝送するシステムに用いられる非線形エンフ
ァシス回路又は非線形ディエンファシス回路に適した非
線形信号処理回路に関する。
［従来の技術］ 従来、この種の非線形エンファシス回路として、第５
図に示す回路構成が提案され、非線形ディエンファシス
回路として第６図に示す回路構成が提案されている。
図に示す回路構成が提案され、非線形ディエンファシス
回路として第６図に示す回路構成が提案されている。
第５図において、入力ビデオ信号xeはハイパスフィル
タ（HPF）51に印加され、HPF51により分離された高域成
分は非線形増幅器（以下、NLAと称する）52により振幅
を圧縮される。NLA52は例えば、第７図に示すように、
入力信号振幅が大きなときには出力振幅が制限される入
出力特性を具備する。加算器53は、入力ビデオ信号xeに
NLA52の出力ｗを加算する。加算器53の出力yeは、高域
強調されたビデオ信号になっている。NLA52は例えば、
ダイオードを用いた対数圧縮回路で構成され、その入出
力周波数特性の一例を第８図に図示した。
タ（HPF）51に印加され、HPF51により分離された高域成
分は非線形増幅器（以下、NLAと称する）52により振幅
を圧縮される。NLA52は例えば、第７図に示すように、
入力信号振幅が大きなときには出力振幅が制限される入
出力特性を具備する。加算器53は、入力ビデオ信号xeに
NLA52の出力ｗを加算する。加算器53の出力yeは、高域
強調されたビデオ信号になっている。NLA52は例えば、
ダイオードを用いた対数圧縮回路で構成され、その入出
力周波数特性の一例を第８図に図示した。
このように、第５図に図示した回路の入出力特性は、
入力レベルに応じて高域強調度の変化する特性、所謂非
線形エンファシス特性になる。
入力レベルに応じて高域強調度の変化する特性、所謂非
線形エンファシス特性になる。
高域強調されたビデオ信号を、例えばVTR等の磁気記
録再生系のように、雑音が多く、ダイナミック・レンジ
の制限された伝送系に通した後、第５図のエンファシス
回路と逆の特性のディエンファシス回路（第６図）に供
給し、強調されていた高域成分を抑圧する。この抑圧処
理により、伝送系で付加した雑音成分を抑圧し、高S/N
の映像信号を得ることができる。また、レベルの大きな
信号に体しては小さなエンファシス量になるので、ダイ
ナミック・スエンジの増大を招くことがなく、伝送路の
ダイナミック・レンジ制限による歪みも発生しない。
録再生系のように、雑音が多く、ダイナミック・レンジ
の制限された伝送系に通した後、第５図のエンファシス
回路と逆の特性のディエンファシス回路（第６図）に供
給し、強調されていた高域成分を抑圧する。この抑圧処
理により、伝送系で付加した雑音成分を抑圧し、高S/N
の映像信号を得ることができる。また、レベルの大きな
信号に体しては小さなエンファシス量になるので、ダイ
ナミック・スエンジの増大を招くことがなく、伝送路の
ダイナミック・レンジ制限による歪みも発生しない。
第６図のディエンファシス回路を説明する。入力信号
xdは減算器63に印加され、減算器63の出力は、HPF61を
介してNLA62に印加される。NLA62の出力は振幅圧縮され
た高域成分であり、減算器63の被減算入力に印加され
る。減算器63の出力ydがディエンファシス出力になる。
HPF61がHPF51と同じ特性であり、NLA62がNLA52と同じ特
性であれば、第５図のエンファシス回路の伝達特性と、
第６図のディエンファシス回路の伝達特性とは全く逆に
なり、両者を併せた伝達特性は完全に１になる。
xdは減算器63に印加され、減算器63の出力は、HPF61を
介してNLA62に印加される。NLA62の出力は振幅圧縮され
た高域成分であり、減算器63の被減算入力に印加され
る。減算器63の出力ydがディエンファシス出力になる。
HPF61がHPF51と同じ特性であり、NLA62がNLA52と同じ特
性であれば、第５図のエンファシス回路の伝達特性と、
第６図のディエンファシス回路の伝達特性とは全く逆に
なり、両者を併せた伝達特性は完全に１になる。
［発明が解決しようとする課題］ 上述のように、エンファシス回路及びディエンファシ
ス回路は非線形振幅圧縮器を具備するが、非線形振幅圧
縮器に例えばダイオード対数圧縮器を用いると、エンフ
ァシス回路では高精度化、高安定化する個と、更には良
好な高周波特性を得ることが困難であった。またディエ
ンファシス回路がフィードバック回路になっているの
で、特に対数圧縮器の周波数特性が広帯域にわたって安
定なものである必要があった。
ス回路は非線形振幅圧縮器を具備するが、非線形振幅圧
縮器に例えばダイオード対数圧縮器を用いると、エンフ
ァシス回路では高精度化、高安定化する個と、更には良
好な高周波特性を得ることが困難であった。またディエ
ンファシス回路がフィードバック回路になっているの
で、特に対数圧縮器の周波数特性が広帯域にわたって安
定なものである必要があった。
従って、高精細度テレビジョン信号等の広帯域信号を
記録再生するVTR等のように、広帯域で高精度の処理が
要求される装置に上述のエンファシス回路及びディエン
ファシス回路を適用するのは困難であり、仮に回路構成
によって高精度化、高安定化及び良好な高周波特性を得
られたとしても、そのハードウエア量は膨大なものにな
る。
記録再生するVTR等のように、広帯域で高精度の処理が
要求される装置に上述のエンファシス回路及びディエン
ファシス回路を適用するのは困難であり、仮に回路構成
によって高精度化、高安定化及び良好な高周波特性を得
られたとしても、そのハードウエア量は膨大なものにな
る。
そこで本発明は、小さなハードウエア量で広帯域信号
に対して高精度の非線形処理を行なうことができ、ま
た，非線形エンファシス回路と非線形ディエンファシス
回路とを兼用することができる非線形信号処理回路を提
示することを目的とする。
に対して高精度の非線形処理を行なうことができ、ま
た，非線形エンファシス回路と非線形ディエンファシス
回路とを兼用することができる非線形信号処理回路を提
示することを目的とする。
［課題を解決するための手段］ 本発明に係る非線形信号処理回路は、互いに異なる２
種類の非線形入出力特性を有し、当該２種類の非線形入
出力特性のうちの何れか一方に従って入力されるデータ
に対する非線形変換データを出力する第１の非線形変換
テーブルと、互いに異なる２種類の入出力特性を有し、
当該２種類の非線形入出力特性のうちの何れか一方に従
って入力されるデータに対する非線形変換データを出力
する第２の非線形変換テーブルと、当該第１の非線形変
換テーブルより出力されるデータと入力データとの和を
回路出力として出力する加算器と、当該第２の非線形変
換テーブルより出力されるデータを累積加算する累積加
算手段と、当該入力データから、当該累積加算手段より
出力されるデータを減算し、当該第１及び第２の非線形
変換テーブルに夫々供給する減算器とを備えることを特
徴とする。
種類の非線形入出力特性を有し、当該２種類の非線形入
出力特性のうちの何れか一方に従って入力されるデータ
に対する非線形変換データを出力する第１の非線形変換
テーブルと、互いに異なる２種類の入出力特性を有し、
当該２種類の非線形入出力特性のうちの何れか一方に従
って入力されるデータに対する非線形変換データを出力
する第２の非線形変換テーブルと、当該第１の非線形変
換テーブルより出力されるデータと入力データとの和を
回路出力として出力する加算器と、当該第２の非線形変
換テーブルより出力されるデータを累積加算する累積加
算手段と、当該入力データから、当該累積加算手段より
出力されるデータを減算し、当該第１及び第２の非線形
変換テーブルに夫々供給する減算器とを備えることを特
徴とする。
［作用］ 上述の構成により、データを高速且つ安定的に非線形
処理することができ、非線形エンファシス回路と非線形
ディエンファシス回路とを兼用できるようになる。
処理することができ、非線形エンファシス回路と非線形
ディエンファシス回路とを兼用できるようになる。
［実施例］ 以下、図面を参照して本発明の実施例を説明する。
第２図は、本発明に係る回路をエンファシス回路とし
て使用する場合の回路構成ブロック図を示す。20は非線
形テーブル（NLT）、21は減算器、22はフリップフロッ
プからなる遅延器、23は加算器、24は係数K1を乗算する
乗算器、25は係数k2を乗算する乗算器、26は加算器であ
る。NLT20及び乗算器25からなる部分は、ROMで形成さ
れ、乗算器24もROMで形成されている。また、減算器2
1、遅延器22、加算器23、乗算器24及び乗算器25からな
る回路部分は高域成分を通過させる無限応答ディジタル
・フィルタ（IIRフィルタ）を構成している。
て使用する場合の回路構成ブロック図を示す。20は非線
形テーブル（NLT）、21は減算器、22はフリップフロッ
プからなる遅延器、23は加算器、24は係数K1を乗算する
乗算器、25は係数k2を乗算する乗算器、26は加算器であ
る。NLT20及び乗算器25からなる部分は、ROMで形成さ
れ、乗算器24もROMで形成されている。また、減算器2
1、遅延器22、加算器23、乗算器24及び乗算器25からな
る回路部分は高域成分を通過させる無限応答ディジタル
・フィルタ（IIRフィルタ）を構成している。
入力信号xeはディジタル映像信号であるとする。回路
21〜25からなるIIRフィルタにより、入力信号ｘの高域
成分ｚが取り出され、NLT20に印加される。NLT20は、入
力データｚを対数圧縮する。即ち、NLT20は、非線形振
幅圧縮された高域成分ｗを出力する。加算器26は、入力
信号xeにNLT20の出力信号ｗを加算して出力する。加算
器26の出力yeは、高域強調されたビデオ信号である。
21〜25からなるIIRフィルタにより、入力信号ｘの高域
成分ｚが取り出され、NLT20に印加される。NLT20は、入
力データｚを対数圧縮する。即ち、NLT20は、非線形振
幅圧縮された高域成分ｗを出力する。加算器26は、入力
信号xeにNLT20の出力信号ｗを加算して出力する。加算
器26の出力yeは、高域強調されたビデオ信号である。
上記IIRフィルタをCRによるHPFと同様に機能されるた
めには、以下のようにすればよい。即ち、IIRフィルタ
の伝達関数Ｈ（ｚ）は、 となる。但し、K1,k2はそれぞれ乗算器24,25の係数であ
る。ここでＴを入力信号のサンプリング周期とし、K1,k
2を、 K1＝１−ｅ−T/CR k2＝ｅ−T/CR とすることにより、（１）式の伝達関数Ｈ（ｚ）は、CR
によるHPFの伝達関数とほぼ等価にできる。
めには、以下のようにすればよい。即ち、IIRフィルタ
の伝達関数Ｈ（ｚ）は、 となる。但し、K1,k2はそれぞれ乗算器24,25の係数であ
る。ここでＴを入力信号のサンプリング周期とし、K1,k
2を、 K1＝１−ｅ−T/CR k2＝ｅ−T/CR とすることにより、（１）式の伝達関数Ｈ（ｚ）は、CR
によるHPFの伝達関数とほぼ等価にできる。
第３図は、ディエンファシス回路を実現する本発明の
別の実施例の構成ブロック図である。30は、入力信号xd
と後述するフィルタ出力duとの差信号を非線形振幅圧縮
する非線形テーブル（NLA）、31,32,33は減算器、34は
係数k1を乗算する乗算器、35は加算器、36は１サンプリ
ング周期の遅延器（Ｄフリップフロップ）である。回路
33〜36はIIR型ローパスフィルタを構成している。
別の実施例の構成ブロック図である。30は、入力信号xd
と後述するフィルタ出力duとの差信号を非線形振幅圧縮
する非線形テーブル（NLA）、31,32,33は減算器、34は
係数k1を乗算する乗算器、35は加算器、36は１サンプリ
ング周期の遅延器（Ｄフリップフロップ）である。回路
33〜36はIIR型ローパスフィルタを構成している。
第３図を説明する前に、第６図の回路をディジタル回
路で実現するための設計法について説明する。Ｔを入力
データのサンプリング周期、CRをHPF61の時定数とする
と、HPF61の伝達関数は、 但し、 k1＝１−ｅ−T/CR k2＝ｅ−T/CR このように係数k1,k2を決定すると、IIRフィルタでHPF6
1とほぼ同じ特性のハイパスフィルタを実現できる。
路で実現するための設計法について説明する。Ｔを入力
データのサンプリング周期、CRをHPF61の時定数とする
と、HPF61の伝達関数は、 但し、 k1＝１−ｅ−T/CR k2＝ｅ−T/CR このように係数k1,k2を決定すると、IIRフィルタでHPF6
1とほぼ同じ特性のハイパスフィルタを実現できる。
NLA62は対数圧縮されたデータテーブルの書き込まれ
たROMにより実現でき、その入出力特性を ｗ＝kn［ｖ］ （３） とする。但し、kn［］は、非線形特性を具備する関数で
ある。
たROMにより実現でき、その入出力特性を ｗ＝kn［ｖ］ （３） とする。但し、kn［］は、非線形特性を具備する関数で
ある。
最終的にディエンファンシス回路を構成すると、 となる。
式（４）を実際のディジタル回路を構成しようとする
と、フィードバックループについては、必ずＤフリップ
フロップで分離しなければならないから、以下のように
式（２）を変形する。
と、フィードバックループについては、必ずＤフリップ
フロップで分離しなければならないから、以下のように
式（２）を変形する。
ｖ＝k2（yd−du） （５） 但し、 duはydに対して１データ遅延している。式（５）を式
（４）に代入すると、 yd＝xd−kn［k2（yd−du）］ （７） 更に、これに yd＝xd−ｗ を代入して変形すると、 xd−du＝k2-1kn-1［ｗ］＋ｗ （８） となる。但し、kn-1［］はkn［］の逆関数である。式
（８）から、xd−duを変数としてｗを求める関数を ｗ＝Ln［xd−du］ （９） と表現すると、xd−duからｗを求めることができ、xd−
ｗからディエンファシス出力ydを求めることができる。
（４）に代入すると、 yd＝xd−kn［k2（yd−du）］ （７） 更に、これに yd＝xd−ｗ を代入して変形すると、 xd−du＝k2-1kn-1［ｗ］＋ｗ （８） となる。但し、kn-1［］はkn［］の逆関数である。式
（８）から、xd−duを変数としてｗを求める関数を ｗ＝Ln［xd−du］ （９） と表現すると、xd−duからｗを求めることができ、xd−
ｗからディエンファシス出力ydを求めることができる。
第３図は、上記演算を実現するディジタル回路の構成
ブロック図を図示している。即ち、回路33〜36によりdu
を計算し、減算器32によりxd−duを求め、NLT30が関数k
n-1［］を実現している。遅延器36の入力ｕは、式
（６）から、 ｕ＝du/z-1 ＝du＋k1（yd−du） （10） で表わすことができる。
ブロック図を図示している。即ち、回路33〜36によりdu
を計算し、減算器32によりxd−duを求め、NLT30が関数k
n-1［］を実現している。遅延器36の入力ｕは、式
（６）から、 ｕ＝du/z-1 ＝du＋k1（yd−du） （10） で表わすことができる。
式（８）にyd＝xd−ｗの関係及び式（９）を代入する
と、 と変形できる。式（11）の右辺を１つの関数Mnで表現
し、 k1（yd−du）＝Mn［xd−du］ （12） とし、この関数MnをROMテーブルで実現すると、第４図
に示す回路構成で、第３図と同じ機能を実現できる。41
が関数Mnを実現するテーブルを書き込んだROMである。
第４図において、第３図と同じ回路素子には同じ符号を
付してある。この回路構成では、第３図よりも高速の演
算処理が可能になる。
と、 と変形できる。式（11）の右辺を１つの関数Mnで表現
し、 k1（yd−du）＝Mn［xd−du］ （12） とし、この関数MnをROMテーブルで実現すると、第４図
に示す回路構成で、第３図と同じ機能を実現できる。41
が関数Mnを実現するテーブルを書き込んだROMである。
第４図において、第３図と同じ回路素子には同じ符号を
付してある。この回路構成では、第３図よりも高速の演
算処理が可能になる。
第２図及び第３図の回路構成を、第１図に示すように
１つの回路構成でで実現できる。11は、エンファシス回
路として機能するときには、第２図のブロック27として
機能し、ディエンファシス回路として機能するときには
第３図（又は第４図）のNLT30として機能する変換テー
ブルを書き込んだROM、12は、エンファシス回路として
機能するときには、第２図の乗算回路24として機能し、
ディエンファシス回路として機能するときには第４図の
ROM41として機能する変換テーブルを書き込んだROM、13
は加算器、14は減算器、15は加算器、16は１データ遅延
を与える遅延器である。
１つの回路構成でで実現できる。11は、エンファシス回
路として機能するときには、第２図のブロック27として
機能し、ディエンファシス回路として機能するときには
第３図（又は第４図）のNLT30として機能する変換テー
ブルを書き込んだROM、12は、エンファシス回路として
機能するときには、第２図の乗算回路24として機能し、
ディエンファシス回路として機能するときには第４図の
ROM41として機能する変換テーブルを書き込んだROM、13
は加算器、14は減算器、15は加算器、16は１データ遅延
を与える遅延器である。
例えばVTRに組み込んで使用する場合には、記録動作
時にエンファシス機能を選択し、再生時にディエンファ
シス機能を選択することになり、それぞれに応じたROM1
1,12のテーブルを選択するだけでよい。即ち、理想的な
アナログ回路における非線形エンファシス特性及びディ
エンファシス特性を有し、両特性を選択する回路を提供
できる。また、非線形振幅圧縮をテーブル変換により行
なうのでので、簡単な処理で高精度且つ高速の演算を実
現できる。
時にエンファシス機能を選択し、再生時にディエンファ
シス機能を選択することになり、それぞれに応じたROM1
1,12のテーブルを選択するだけでよい。即ち、理想的な
アナログ回路における非線形エンファシス特性及びディ
エンファシス特性を有し、両特性を選択する回路を提供
できる。また、非線形振幅圧縮をテーブル変換により行
なうのでので、簡単な処理で高精度且つ高速の演算を実
現できる。
上記実施例では、NLTとして対数圧縮特性を仮定した
が、テーブルの変更により、任意の特性、例えば折線圧
縮特性とすることもできる。従ってまたアナログ回路で
は安定性の観点から実現が難しいような、大きなエンフ
ァシス量のエンファシス特性も安定に得ることができ
る。
が、テーブルの変更により、任意の特性、例えば折線圧
縮特性とすることもできる。従ってまたアナログ回路で
は安定性の観点から実現が難しいような、大きなエンフ
ァシス量のエンファシス特性も安定に得ることができ
る。
いうまでもないが、アナログ回路系に組み込んで使用
する場合には、図示回路の前段にA/D変換器を、後段にD
/A変換器を配置すればよい。
する場合には、図示回路の前段にA/D変換器を、後段にD
/A変換器を配置すればよい。
［発明の効果］ 以上の説明から容易に理解できるように、本発明によ
れば、小さなハードウエア量で広帯域信号に対して高精
度の非線形処理を行なうことができ、また、非線形エン
ファシス回路と非線形ディエンファシス回路とを兼用す
ることができる非線形信号処理回路を提示できる。
れば、小さなハードウエア量で広帯域信号に対して高精
度の非線形処理を行なうことができ、また、非線形エン
ファシス回路と非線形ディエンファシス回路とを兼用す
ることができる非線形信号処理回路を提示できる。
第１図は本発明の一実施例の構成ブロック図、第２図は
エンファシス回路として機能するときの構成ブロック
図、第３図はディエンファシス回路として機能するとき
の構成ブロック図、第４図は第３図の変更ブロック図、
第５図はエンファシス回路の従来例の構成ブロック図、
第６図はディエンファシス回路の従来例の構成ブロック
図、第７図は第５図の周波数特性図、第８図は第５図の
非線形増幅器52の入出力特性図である。 20,30:非線形テーブル、22,36:遅延器、24,25,34:乗算
器
エンファシス回路として機能するときの構成ブロック
図、第３図はディエンファシス回路として機能するとき
の構成ブロック図、第４図は第３図の変更ブロック図、
第５図はエンファシス回路の従来例の構成ブロック図、
第６図はディエンファシス回路の従来例の構成ブロック
図、第７図は第５図の周波数特性図、第８図は第５図の
非線形増幅器52の入出力特性図である。 20,30:非線形テーブル、22,36:遅延器、24,25,34:乗算
器
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山下 伸逸 東京都大田区下丸子３丁目30番２号 キ ヤノン株式会社内 (56)参考文献 特開 昭60−93682（ＪＰ，Ａ) 特開 昭62−248167（ＪＰ，Ａ) 特開 平３−46159（ＪＰ，Ａ) 特開 平３−46160（ＪＰ，Ａ) 特開 平３−46161（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H04N 5/91 - 5/956 H04N 5/14 - 5/217 H04B 1/62
Claims (1)
- 【請求項１】互いに異なる２種類の非線形入出力特性を
有し、当該２種類の非線形入出力特性のうちの何れか一
方に従って入力されるデータに対する非線形変換データ
を出力する第１の非線形変換テーブルと、 互いに異なる２種類の入出力特性を有し、当該２種類の
非線形入出力特性のうちの何れか一方に従って入力され
るデータに対する非線形変換データを出力する第２の非
線形変換テーブルと、 当該第１の非線形変換テーブルより出力されるデータと
入力データとの和を回路出力として出力する加算器と、 当該第２の非線形変換テーブルより出力されるデータを
累積加算する累積加算手段と、 当該入力データから、当該累積加算手段より出力される
データを減算し、当該第１及び第２の非線形変換テーブ
ルに夫々供給する減算器 とを備えることを特徴とする非線形信号処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1333255A JP2990715B2 (ja) | 1989-12-22 | 1989-12-22 | 非線形信号処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1333255A JP2990715B2 (ja) | 1989-12-22 | 1989-12-22 | 非線形信号処理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03192976A JPH03192976A (ja) | 1991-08-22 |
| JP2990715B2 true JP2990715B2 (ja) | 1999-12-13 |
Family
ID=18264063
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1333255A Expired - Fee Related JP2990715B2 (ja) | 1989-12-22 | 1989-12-22 | 非線形信号処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2990715B2 (ja) |
-
1989
- 1989-12-22 JP JP1333255A patent/JP2990715B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH03192976A (ja) | 1991-08-22 |
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